视频配套开发板：https://item.taobao.com/item.htm?spm=a1z10.3-c-s.w4002-832184739.10.2f984773mEqPjR&id=643031121063 本套FPGA-Xilinx平台视频教程适合零基础，基础进阶、工作者提高的课程。 课程讲解FPGA简介，历史，开发流程，Verilog语法，VIVADO平台软件使用。 如果您是非计算机专业，想转行FPGA开发，或者您想FPGA基础更扎实，此课程将是你无二的选择。

1、设计要求基于小脚丫FPGA开发板设计带数码管显示倒计时的交通灯系统，要求: 1)一个道路绿灯持续时间25S，红灯持续时间10S，黄灯持续时间3S； 2)另一道路绿灯持续时间10S，红灯持续时间25S，黄灯持续时间3S； 3)第一位数码管和第二位数码管显示倒计时； 2、硬件连接FPGA的系统时钟来自于小脚丫FPGA开发板配置的25MHz时钟晶振，连接FPGA的C1引脚。 本设计除了时钟和复位键以外没有其他的输入，故只用到一个按键K6硬件设计如图1所示，按键连接到FPGA的B1引脚。 图1、复位键硬件设计 设计中需要两个RGB的led进行交通灯显示的呈现，每一个RGB的LED都有三个引脚需要跟小脚丫连接在一起。两个LED跟小脚丫FPGA开发板之间的连接关系如图2所示，对应的管脚如下。 图2、RGB_LED硬件连接 设计中需要使用数码管进行倒计时的显示，小脚丫通过74HC595来控驱动和控制数码管。74HC595跟小脚丫FPGA开发板之间的连接关系如图3所示，对应的管脚如下。 图3、数码管驱动74HC595硬件连接 3、工作原理和状态转换 1)使用计数器做分频处理，得到周期为1秒的脉冲信号clk_1h； 2)使用一个6bit的BCD码表示倒计时时间的值，其中高2bit表示值的十位，低4bit表示值的个位； 3)用以下四个状态分别表示交通灯不同的显示； S0: 大路绿灯亮，小路红灯亮，持续25S； S1: 大路黄灯（蓝灯）亮，小路红灯持续3S； S2: 大路红灯亮，小路绿灯亮，持续10S； S3: 大路红灯亮，效率黄灯（蓝灯）亮，持续3S； 得到状态转换图如下: 图4、交通灯状态转换图 4、代码设计为了实现所需要的功能，我们将整个设计在顶层划分为五个不同的模块，如图5所示。 图5、交通灯程序框图 4.1clock_division模块Clock_division模块主要实现数字时钟的模式控制，程序代码截图如下: 4.2 Curren_state模块 这部分代码的作用是将次态赋值给当前态，这是三段式的标志性模块。该模块程序代码截图如下: 4.3 Output&count模块这部分代码可以说是整个代码的核心部分，交通灯的显示在这部分完成。此外，这一部分还负责进行倒计时，这部分的代码将即使数字分为个位和十位进行分别倒计时。此举有利用后面对74HC595驱动数码管的代码进行调用。其序代码截图如下: 4.4 CubeDisplay模块这部分代码用于74HC595的控制，以使得数码管能够按照计划进行倒计时显示。这部分代码截图如下: 5、系统运行图6、系统运行 视频地址: 优酷视频（基于小脚丫FPGA的倒计时交通灯）: https://v.youku.com/v_show/id_XMTU0NDI4NjQ1Mg==.html 6、资源报告资源数量比例说明 LUT4s24919% 寄存器1157% 存储器00% IO管脚11 时钟频率25MHz 7、知识点时钟计数分频 三段式程序段的编写 串行/并行转换 74HC595控制 9、相关文件文件名称功能 Traffic_Light交通灯状态转换和灯显示，以及顶层模块功能 DLED_4Bit倒计时显示模块

飓风cyclone FPGA开发板verilog逻辑例程Quartus工程源码文件（16例）： low_cost_lcd S1_38yima S2_div S3_WAVE S4_LCD_V S4_LCD_VHDL S5_UART S6_VGA S6_VGA_change S7_PS2_LCD S7_PS2_RS232 S8_test T1_SW_PB T2_USB_IN T3_USB_OUT T4_LED_RUN 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序可以在VGA显示器上以800x600分辨率显示方波示例和字母示例 3。具体设计参考代码。 `timescale 1ns/1ns module UART_tb; wire tbre; wire tsre; wire sdo ; wire rxd; reg [7:0] din; reg rst ; reg clk16x ; reg wrn; reg rdn; wire [7:0] dout; wire data_ready; wire framing_error ; wire parity_error ; uart PC (.dout(dout), .data_ready(data_ready), .framing_error(framing_error), .parity_error(parity_error), .rxd(rxd), .clk16x(clk16x), .rst(rst), .rdn(rdn), .din(din), .tbre(tbre), .tsre(tsre), .wrn(wrn), .sdo(sdo) ) ; uart_if FPGA (.clk(clk16x), .rst_n(~rst), .txd(rxd), .rxd(sdo) ); // Enter fixture code here initial begin din = 0; rst = 0; clk16x = 0; wrn = 1; rdn = 1; end always #10 clk16x = ~clk16x ; initial begin #3 rst = 1'b1 ; din ="R";// 8'b11110000 ; #5000 rst = 1'b0 ; #30 wrn = 1'b0 ; #150 wrn = 1'b1 ; //#4000 din ="r"; // 8'b10101010 ; //#870 wrn = 1'b0 ; //#200 wrn = 1'b1 ; #104000 din ="r"; // 8'b10101010 ; #870 wrn = 1'b0 ; #200 wrn = 1'b1 ; #104000 $stop; end always @(posedge data_ready) begin #100 rdn=0; #500 rdn=1; end endmodule // Uart_tb

FPGA开发板以太网源码例程

Create a new Quartus® II project Choose supported design entry methods Compile a design into a PLD Locate resulting compilation information Create design constraints (assignments & settings) Manage I/O assignments Program/configure a PLD

该资源是基于quartus以及modelsim的FPGA开发流程全过程操作介绍，其中包括一步一步怎么操作截图。快速完成FPGA开发的在工具软件上的运用。 如果有什么问题可以直接向我联系，该文档是我在学习过程中自己做的笔记，存在较多的自我观点。

这是台湾友晶开发的nano迷你开发板，altera平台。主芯片为Cyclone IV系列的EP4CE22，该资料包含改板的全部代码及资料（含芯片资料），里面有verilog实现的重力传感器代码。小小的一块板子卖590，非常可贵。

FPGA开发板原理图和原理图库.zip

睿智fpga开发板原理图.pdf

Altera Cyclone II系列FPGA开发板 DE2是一款很适合初学者进行FPGA学习的工具。板子扩展的资源很是丰富，所带光盘内部有较多开发例程供大家参考、学习。