1）利用C\C++语言实现给定的LFSR； 2）通过不同初始状态生成相应的序列，并观察它们的周期有什么特点； 3）利用生成的序列对文本进行加/解密（按对应位作模2加运算）。 步骤： （1）生成序列：使用#include库构造序列，使用bint.to_string()将输入的01串转成字符串，用str暂存。将bint[3]和bint[0]异或，赋值给bint[4]也就是a5，循环左移，将bint转成字符串后s1[4]就是生成的a1,将 a1添加到s2后面。当str与现在的bint相同，即周期结束，跳出循环，s2就是生成的完整序列。 （2）加密过程：生成31位序列后，读取待加密文本的每一个字符，和0XFF相与得到8位01串，依次与31位序列按位异或，结果得到8位01串，得到密文，写入ciphertext.txt。 （3）解密过程：每次读入ciphertext.txt中的8个01字符，将其再依次与31位序列按位异或，得到加密前的01串，根据这个01字符串，先转成bitset类型，再转成char型，将每个字母写入解密文件deciphertext.txt，解密结束。

C#编成Modbus TCP连接PLC寄存器读取、写入，完整分享源代码，有需要的人可以下载亲测好用，挺不错的资源，大家快来下载吧！挺有用的！需要的话可以来下载哦！

stm32中文参考手册，数据手册，包含所有寄存器使用说明，

TMS320F2812寄存器快速查看手册,简述TMS320F2812所有寄存器各位分配情况和功能！

F2812寄存器速查手册，已整理，高清版，适合打印

很好很实用的手册，中文的，里面有很好的介绍，是初学430的朋友的好帮手啊

C8051F内部寄存器配置IO软件Configuration Wizard V3.00.zip

36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 38decoder 4位串入串出移位寄存器 4位并入串出移位寄存器 5位串入并出移位寄存器 8线-3线优先编码器 8线-3线编码器 D触发器 FIFO JK触发器 RS触发器 T触发器 三态门 串行加法器 偶数分频 八选一数据选择器 减法计数器 半整数分频 双向移位寄存器 只读存储器（ROM） 可变模计数器 可逆计数器 同步计数器 四选一数据选择器 堆栈 奇数分频 异步计数器 流水线-加法器 简单运算单元ALU 随即存储器（RAM）

Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yw_reg(clk,dout,din); input clk; //输入时钟 input din; //输入数据 output dout; //输出数据 reg dout; //输出数据寄存器 reg[3:0] q; //四位寄存器 always@(posedge clk) //clk的上升沿触发 begin q[0]<=din; //把输入放入q寄存器的第一位 q[3:1]<=q[2:0]; //把q寄存器的1到3位赋予2到4位 dout<=q[3]; //把q的第四位赋予输出寄存器

Cyclone4E FPGA设计5位串入并出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module reg_cb(clk,din,clr,dout); input clk,din,clr; output[4:0] dout; reg[4:0] dout; always@(posedge clk) begin if(clr) begin dout<=0; end else begin dout<={dout,din}; end