ADI 锁相环PLL-ADF4371中文版

在sfunction中，纯C代码写的三相双同步旋转坐标系锁相环，同时输出三相电压波形和锁相环三角波形，效果很好，运行环境MATLAB2014B，请对应版本，用于学习，不可用于商业用途。打开仿真模型后，先运行mex一下C函数，再进行仿真。

为保证煤矿补偿设备的精确稳定补偿,需要准确、快速地跟踪电网电压,所以锁相技术对煤矿补偿设备极为重要。在传统基于二阶广义积分器单相锁相环的基础上,提出了一种采用三阶积分模块,对整个系统进行离散化。该改进的二阶广义积分器配合瞬时无功功率理论的单相锁相环,提高了单相锁相环的整体性能和精度。通过仿真与实验验证了该方法的有效性。

用simulink撘的单同步坐标系锁相环大家共同学习吧-suoxianghuan.mdl 最近自己也在学习锁相环，发现论坛里的锁相环都是用M语言写的，不太直观。而且好多人只给出了仿真结果，并没有仿真文件，让人很是苦恼。于是我自己用matlab里的simulink撘了一个简单锁相环，算是入门吧，方便大家学习

IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL

第1章 绪论 1. 1 引言 1. 2 扩频通信的基本原理 1. 2. 1 理想通信系统的带宽和S／N的互换关系 1. 2. 2 潜在抗干扰理论 1. 3 扩频通信中的基本参数 1. 4 本书的结构 参考文献 第2章 伪噪声序列 2. 1 引言 2. 2 伪噪声序列的性质及其产生 2. 2. 1 伪噪声序列的性质 2. 2. 2 伪噪声序列的相关性 2. 2. 3 伪噪声序列的部分相关 2. 3 m序列 2. 3. 1 m序列的性质 2. 3. 2 m序列相关函数的波形及功率谱 2. 3. 3 产生指定延迟的m序列及m序列的保密性研究 2. 3. 4 m序列的构造 2. 4 Gold序列及其他伪噪声码序列 2. 4. 1 Gold序列 2. 4. 2 其他伪噪声序列 参考文献 第3章 锁相环原理 3. 1 引言 3. 2 锁相环基本理论 3. 2. 1 一些基本公式 3. 2. 2 环路等效噪声带宽 3. 2. 3 数字锁相环的基本理论 参考文献 第4章 数字下变频器 4. 1 引言 4. 2 扩频通信中ADC参数的选择 4. 2. 1 ADC量化效应 4. 2. 2 数的表示法及其在量化中的影响 4. 2. 3 量化bit数的性能分析 4. 2. 4 在DDC中ADC的选择原则 4. 3 DDC的有效实现结构 4. 3. 1 数字混频器原理 4. 3. 2 同相 I 和正交 Q 的DDC实现结构 4. 4 DDC的多速率采样处理 4. 4. 1 整数M倍抽取 4. 4. 2 CIC滤波器 4. 5 采用CORDIC算法实现DDC 4. 5. 1 CORDIC运算器原理 4. 5. 2 CORDIC的VLSI结构 参考文献 第5章 直接数字频率合成器 5. 1 引言 5. 2 DDFS原理及其性能分析 5. 2. 1 直接数字频率合成器的工作原理 5. 2. 2 DDFS的杂散来源及其分布特性 5. 2. 3 改善DDFS杂散输出频谱的几种方法 5. 2. 4 DDFS的VLSI结构 5. 3 基于Galois域的数字控制振荡器 NCO 5. 3. 1 数字控制振荡器的数学原理 5. 3. 2 Galois域NCO的VLSI结构 参考文献 第6章 数字抑制载波跟踪环 6. 1 引言 6. 2 几种经典的载波跟踪环 6. 2. 1 抑制载波跟踪环的结构形式 6. 2. 2 松尾环的QPSK解调 6. 2. 3 16QAM解调环 6. 2. 4 通用载波恢复环 6. 3 数字Costas环的设计 6. 3. 1 数字Costas环的功能部件及参数设计 6. 3. 2 数字Costas环的VLSI结构 参考文献 第7章 扩频码序列的捕获 7. 1 引言 7. 2 统计随机信号检测理论的简单回顾 7. 2. 1 Bayes和Neyman Pearon假设检验 7. 2. 2 在加性高斯白噪声下对无衰落信号的非相干接收 7. 2. 3 吸收式Mark. v链和锁定检测理论 7. 3 几种典型的PN码捕获算法 7. 3. 1 相干扩频通信的PN码捕获算法 7. 3. 2 非相干扩频通信的PN码并行捕获算法 7. 3. 3 减少剩余码相位偏移效应的PN码捕获算法 7. 4 数字非相干混合并行捕获的VLSI结构 7. 4. 1 非相干混合并行捕获算法 7. 4. 2 非相干混合并行捕获算法映射至VLSI结构 7. 5 PN码捕获系统的自适应门限算法 7. 5. 1 单个数据样本的门限计算 7. 5. 2 基于窗口计数器的自适应门限算法 7. 5. 3 利用瞬时标定功率的自适应门限算法 参考文献 第8章 数字延迟锁定跟踪环 8. 1 引言 8. 2 DLL基本原理 8. 2. 1 全时间非相干DLL跟踪 8. 2. 2 单△型抖动环 TDL 跟踪 8. 3 关于PN码跟踪环性能的采样和量化效应分析 8. 3. 1 非等量采样 8. 3. 2 码跟踪环 8. 3. 3 环路分析 8. 4 抗多径效应的PN码跟踪算法 8. 4. 1 算法的系统描述 8. 4. 2 优化滤波器的加权 8. 5 数字非相干双△△DLL跟踪算法及VLSI结构 8. 5. 1 非相干双△DLL跟踪算法描述 8. 5. 2 环路参数设计及部分单元部件的VLSI结构 8. 5. 3 数字式非相干双△DLL的VLSI结构 8. 6 窄相关DLL原理及性能 8. 6. 1 窄相关DLL原理 8. 6. 2 窄相关DLL的统计特性分析 8. 6. 3 多径误差分析

PLL 锁相环基本原理，ADI官方MT-086锁相环(PLL)基本原理，中文版，写的非常详细，有利于理解相关理论。

基于fpga的数字锁相环设计 毕业设计论文 里面详细的介绍了锁相的概念和全数字锁相环的实现！！

MC145163P型锁相频率合成器的原理与应用