ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件, FPGA型号Cyclone4E系列中的EP4CE10F17C8,Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule
该资源为FPGA工程文件,基于Quartus II 15.1开发环境,使用verilog编写,备注详细。16bit四通道模数转换芯片ADS1118采集模拟电压信号(通道可选,电压范围可变),通过SPI接口和FPGA通信,数据在自己编写的异步FIFO缓存,经过UART接口,将数据传输至PC,使用串口调试助手可查看接收数据,经验证可在工程中使用。
2021-03-12 15:19:02 6.65MB ADS1118串口
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Vivado FIFO IP设计,Vivado仿真工程
2021-03-11 09:10:22 14.64MB FPGA VerilogHDL FIFOIP Vivado
Vivado Stream FIFO IP设计,Vivado仿真工程
2021-03-11 09:10:22 1.23MB FPGA VerilogHDL StreamFIFOIP Vivado
这是关于同步FIFO的VHDL程序代码,nut_sync_fifo --rtl 这是源代码 --sim 这是modelsim仿真目录
2021-03-05 18:06:17 51KB FPGA VHDL
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--rtl 这是源代码 --sim 这是modelsim仿真目录 已经验证,可以实现异步FIFO 两级寄存器实现读写指针的同步,地址采用格雷码形式防止亚稳态。异步FIFO的源码,个人觉得不易理解,故上传本人最近写的源码,与大家一起分享
2021-03-05 18:06:17 56KB FPGA CPLD VHDL
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使用STM32F4搭配OV7670的拍照代码,0V7670不含晶振和FIFO
2021-03-04 19:04:19 44.94MB stm32 fifo 单片机
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内含ATK-OV7725(无FIFO)摄像头模块用户手册,原理图及器件封装,程序源码,芯片资料,配套串口摄像头软件等
2021-03-02 23:04:12 35.51MB OV7725 摄像头 FPGA 单片机
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文章介绍了如何整合虚拟化和Hadoop,让Hadoop集群跑在VPS虚拟主机上,通过云向用户提供存储和计算的服务。现在硬件越来越便宜,一台非品牌服务器,2颗24核CPU,配48G内存,2T的硬盘,已经降到2万块人民币以下了。这种配置如果简单地放几个web应用,显然是奢侈的浪费。就算是用来实现单节点的hadoop,对计算资源浪费也是非常高的。对于这么高性能的计算机,如何有效利用计算资源,就成为成本控制的一项重要议题了。通过虚拟化技术,我们可以将一台服务器,拆分成12台VPS,每台2核CPU,4G内存,40G硬盘,并且支持资源重新分配。多么伟大的技术啊!现在我们有了12个节点的hadoop集群,让
2021-02-26 18:07:20 178KB ZooKeeper实现分布式FIFO队列
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网上尽管有各种介绍fifo的文章,但大部分没有一个完整的例程来练习,这里给出能够完整演示的fifo例程和仿真分析。工程文件虽然部分基于xilinx的官方例程,但官方例程没有testbench,这部分是自己编写的,并对不同的配置进行了分析,完整的工程文件
2021-02-10 22:05:12 55.24MB fifo fpga vivado
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