经典中的经典，对提升个人对硬件电路的设计非常有帮助，好货不私藏，也为了赚点积分，保持交流。。。。。。。。

基于STM32CUBE生成的HAL库驱动无FIFO无时钟的OV7670，并通过DMA传输显示在LCD屏上。用的是STM32F407,文件带有自己写的CUBE配置过程，及调试成功的图像证明。

Clifford E. Cummings论文，没有分类，共25篇，是经典的FIFO和verilog学习论文。

本资源通过按键控制ADC128S52模块采集数据100次，并存储到FIFO中。通过uart_tx模块将FIFO中的数据传输到PC中。本资源包含ADC驱动模块，按键消抖模块，Uart发送模块，综合模块，仿真模块。

STM32F407-OV7670(无FIFO)-ONENET-实现摄像头画面上传到onenet（EDP协议）

针对USB2.0在高速数据采集系统中带宽局限问题，设计了一款基于USB3.0总线的高速数据采集接口系统。通过对USB3.0的接口硬件系统、设备固件以及SLAVE FIFO与FPGA接口读写操作的设计，并经过实验测试，USB3.0硬件传输速度可达260 MByte·s-1，连续数据采集传输速率可达100 MByte·s-1且数据保持稳定。

主要展示如何在Vivado2018.4上使用fifo的IP核，并使用fifo

FPGA跨时钟域异步FIFO设计,Vivado仿真工程

ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule

该资源为FPGA工程文件，基于Quartus II 15.1开发环境，使用verilog编写，备注详细。16bit四通道模数转换芯片ADS1118采集模拟电压信号（通道可选，电压范围可变），通过SPI接口和FPGA通信，数据在自己编写的异步FIFO缓存，经过UART接口，将数据传输至PC，使用串口调试助手可查看接收数据，经验证可在工程中使用。