QtAV依赖库,windows系统 + VS2019
2021-04-08 22:02:29 10.97MB QtAV
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QuickDesign Lite installer是多米诺喷码机的标签设计和控制程序。
2021-04-07 14:01:58 158.36MB 云打印
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DAEMON Tools Lite 4.40.2.131 免安装绿化版的亮点: 0.无需安装,无需重启,即点即用。直接就是简体中文版。 1.可以导入iso等多种镜像文件到程序列表,方便以后使用。 2.支持双击就加载iso等镜像文件。 3.支持4个虚拟光驱。 4.支持删除不用的虚拟光驱。 5.支持制作加密的镜像文件。 6.SPTDinst.exe的32位和64位高级模拟驱动另行打包。可以自由更换。 7.官方的卸载程序,另行打包提供。慎用。卸载后,会删除绿化程序。
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一款检测微软密钥的小工具,可以非常方便的检测用户电脑上的产品密钥,包括检测winxp\win7\Win8/win8.1/win10及所有Office产品密钥。新版本增加了检测库,包括windows,windows server,office!
2021-04-03 17:39:15 6.21MB 微软密钥检测工具 pidkey lite
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本人在写JESD204B的AXI4-Lite配置接口时,发现对端口时序的理解和常规的理解不一样,因此写这篇文章以作记录,具体如下。 1.1 写时序异常 按常规理解的时序图(参照SRIO)写出来的代码,ready是因,valid是果。在仿真时发现在时钟复位配置好后,ready信号并没有按想象中一样,会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误,然后对比JESD204B ip核的demo文件仿真图,发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因,ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为,ready准备好后,输入读取的地址并且valid有效时,ready会拉低去处理内部信号,在输出对应地址数据后,再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低,依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时,不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。
2021-04-02 16:28:06 403KB FPGA JESD204B AXI4-Lite SRIO
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Vivado AXI4-Lite 总线设计,Vivado仿真工程
LITE主题BOOTSTRAP模板范例
2021-03-31 14:11:01 804KB LITE 单页 BOOTSTRAP
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AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版AMBA 3.0 AHB-Lite 协议手册中文版
2021-03-29 18:58:46 1.68MB AMBA3.0 AHB AHB-Lite 协议手册
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雷电模拟器优化版,优化商店,等一系列拖速度的东西
2021-03-29 09:01:46 270MB 游戏 模拟器 安卓模拟器
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抖音急速版的apk,与文字搭配使用
2021-03-27 21:00:37 14.85MB app
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