利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对 0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒，超过该时间能够进行报警。计时精度达到10ms。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。
2019-12-21 20:56:14
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EDA课程的期末考察任务，以前写的，但是只剩下这个文档了，要求如下：
结合实验室EDA实验箱，完成设计数字时钟。
1) 要求其显示时间范围是00:00 :00~23:59:59。
2) 时钟具有清零功能。
3) 时钟具有暂停计时。
4) 时钟具有调节时间功能。
5) 闹钟功能等。
2019-12-21 20:55:22
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基于Multisim 12.0的数字时钟，时钟是0-24，剩下为60进制。利用555计时器，是电工综合实验。
2019-12-21 20:54:16
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1.设计一个能显示日期、小时、分钟、秒的数字电子钟，并具有整点报时的功能。
2.由晶振电路产生1HZ标准的信号。分、秒为六十进制计数器，时为二十四进制计数器。
3.可手动校正时、分时间和日期值。
2019-12-21 20:49:01
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1.设计一台能以十进制数字显示“时”、“分”、“秒”的数字式石英钟，以LED数码管作为显示器件。
2、走时精度应高于机械时钟，具有校时功能（能对时、分进行校正）。
时、分通过按键进行校正，至少有单向（最好双向），秒校正通过按键清零。
3、具有模仿中央人民广播电台的整点报时功能，响1s，停1s！前四声为低音，最后一响为高音，音响结束时正好为整点。
4、完成电路全部设计后，通过实验箱验证设计课题的正确性。
2019-12-21 20:32:12
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个人课程作业，基于Verilog HDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用，请注明出处。
2019-12-21 20:30:49
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