引言   代码纯化.指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查;   代码覆盖率分析.研究仿真中的测试矢量是否足够;   设计性能和面积分析.在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求;   可测性分析:IP设计重用中的关键技术。如何保证IP的高测试覆盖率,如何保证IP在集成到SoC中后的可测试性.是该阶段分析的主要目标。所以在IP实现之前.要检查IP设计中是否违反了可测性设计规则;   低功耗分析:SoC的重要衡量指标。我们在IP设计阶段就需要将TP功耗参数进行估计并进行相应的功耗优化设计;
2022-03-14 12:46:30 102KB 基于VHDL语言的IP核验证设计
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计算一组数据之间的互信息,利用了密度估计函数
介绍了Copula函数的基本定义和性质以及非参数统计中的估计方法,运用估计方法来估计Copula函数,应用估计的性质证明了估计出的Copula函数是真实Copula函数的一致强相合。
2022-03-13 19:25:38 672KB 自然科学 论文
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使用数据断点 数据写断点 数据读断点 bkptdata –r 0x2000 bkptdata –w 0x2000 数据访问断点 bkptdata -wr 0x2000
2022-03-11 23:10:06 2.66MB ARM 嵌入式开发 开发环境
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为了克服相关滤波(KCF)只根据目标外观模型追踪时准确性低的不足,融入运动模型,计算了检测目标框和预测目标框的交并比(IOU)。通过匈牙利算法,确定了目标间的最优关联。KCF和IOU模型都具有快速响应的特点,因此算法可满足在线处理数据的要求。在公开的2DMOT2015、MOT16数据集上进行实验,将所提方法与其他优秀方法相比,在保证30 frame/s以上处理速度的同时,追踪准确性提高10%以上。
2022-03-11 21:32:46 7.4MB 机器视觉 多目标跟 核相关滤 交并比
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在Vivado环境下,调用1024点FFT,利用乘法器计算I路和Q路的平方,求和;调用cordic开根号,计算得到信号的幅度谱。使用Systemverilog语言设计testbench。仿真验证了采样率100MHz,40M带宽的线性调频信号的频谱输出
2022-03-09 16:58:21 217.34MB Vivado FFT核 systemverilo
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近期的项 目要使用到整型数据转浮点型数据,将16位的整数转换为单精度浮点数(32bit)。Quartus II软件中也给我们免费提供了专用的浮点转换IP,因此就直接使用该IP来进行设计。
2022-03-09 11:18:53 62KB 软件开发 FPGA altera浮点IP核 仿真
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Quartus IP的使用,看下还是有帮助的
2022-03-09 11:16:38 666KB Quartus IP
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支持向量机SVM和函数的matlab程序集
2022-03-06 23:16:57 455KB matlab
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