verilog工程代码

《基于XDMA的PCIE工程》参照https://blog.csdn.net/qq_40147893/article/details/118565988博客。

board:zybo-z7-20 core:xcz7020 sensor:ov5640 (mipi) vivado2019.1 project use HDMI+MIPI vivado2020 and later include free mipi ip 转载资源下载不要积分 https://github.91chifun.workers.dev/https://github.com//Digilent/Zybo-Z7-20-pcam-5c/releases/download/v2019.1-1/Zybo-Z7-20-pcam-5c-2019.1.zip

在这个教程中，首先给出一个基于MATLAB的脉冲检测算法，该算法使用一个匹配滤波器从接收信号 中检测一个已知的波形，并且获取波形的峰值。该算法普遍应用于雷达或者无线通信系统中。

通过AD对输入信号进行采样，在FPGA（xilinx Artix7系列）内部通过计算功率得出信号有效值，通过UART发送给上位机。

2ask调制vivado工程 verilog语言 zynq

Xilinx FPGA FFT IP核完整的Vivado工程，用于实现FFT算法，可直接进行波形仿真，测试过没问题，另外还包含matlab仿真文件，时序波形仿真结果和matlab结果一致。

利用Verilog HDL编写时钟激励，vivado仿真工程，可直接应用于实际开发中。

ebaz4205的uboot对应的vivado工程。可以正常使用以太网。udp server和udp client性能测试无丢包。uboot下tftp速度1.7M/s。

自己编写的基于MIG IP核的针对DDR3的读写测试电路，非自带的示例工程，可用于快速熟悉MIG用户接口的时序关系及使用方法。压缩包内为Vivado工程，已成功上板调试。附带testbench，tb里包含有DDR3仿真模型及wiredelay模块的使用方法，仅供参考。