搜索【verilog.FPGA】的结果

异步fifo乒乓操作RTL设计

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

2022-08-23 18:07:25 93KB verilog fpga

1

RS232 verilog FPGA代码

RS232 的源代码，语言选择verilog，适用于 FPGA代码，代码完整可使用，已通过VIVADO软件进行验证。

2022-08-05 16:47:07 2KB FPGA verilog RS232

1

sram读取控制verilog代码

sram存储器的读取代码，已测试，为一个FPGA的下载工程。 sram存储器的读取代码，已测试，为一个FPGA的下载工程。

2022-07-31 20:38:49 228KB sram读取控制 verilog fpga

1

通过Uart接口读写FPGA内部寄存器

很简单的给予Verilog的Uart接口实验，通过Uart接口读写FPGA内部寄存器。输入W XX YYYYYYYY可将YYYYYYYY数据写入对应XX地址的寄存器，输入R XX可以读取XX地址的数据，格式错误或者范围超出则会报错。XX=1~2,Y=0~A。模块设计分为：RX,DEC,CTRL,REG,ENC,TX。

2022-07-21 21:50:57 10KB verilog fpga uart

1

华为绝密资料——电子工程师必看

学习FPGA，Verilog，VHDL的好书，电子工程师必看！！！特别是最后一本，为众多人所推荐。内涵一下内容： Verilog HDL 华为入门教程 Verilog典型电路设计华为同步电路设计规范华为硬件工程师手册目前最全版本（159页) FPGA技巧Xilinx 华为coding style 华为大规模逻辑电路设计指导书

2022-07-19 09:33:31 5.28MB 华为绝密 Verilog FPGA VHDL

1

FPGA实现localbus总线的uart串口扩展

用FPGA实现的localbus总线外设的扩展，自力更生学会的！

2022-07-17 22:16:19 5KB verilog FPGA uart

1

利用OTSU阈值算法进行图像二值化，结果用HDMI显示

此资源是对一些特殊数据进行的分类，工程中的OTSU算法是利用HLS生成的IP核，在数据读入时进行一些处理，不能满足所有情况下的需求。在具体的工程中，需要重新更新OTSU的IP核

2022-07-12 09:13:48 181.13MB verilog fpga hdmi

1

电子科技大学数字逻辑综合实验：实验4-Verilog时序逻辑设计.pdf

1．根据边沿D触发器74x74的原理图编写设计和仿真模块。 2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。 4．根据4位同步计数器74x163的原理图编写设计和仿真模块。 5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。 6．在FPGA开发板上调试3位LFSR计数器。

2022-06-24 12:33:07 1.31MB verilog fpga 数字逻辑

1

用Verilog（FPGA）实现USB源代码

用Verilog（FPGA）实现USB从机控制的源代码

2022-06-21 17:56:07 161KB fpga USB

1

Verilog实现RS编码器（255,247）

通过FPGA现场可编程逻辑器件，速度快，处理能力好，编写了RS编码器，带八个校验位，可以有效地进行纠错。

2022-06-12 22:23:09 4KB RS编码 Verilog FPGA

1

个人信息

热门下载

最新下载

其他资源