FPGA纯硬件——打砖块游戏，内附工程与说明，可以和大家一起交流讨论

UART串口收发实验程序： CPLD实时监控RS232_RX信号是否有数据，若接收到数据，则把接收到的数据通过RS232_TX发送回给对方。PC机使用一个串口调试助手进行通信。 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

基于verilog的FPGA数字秒表设计实验QUARTUS工程源码+文档说明资料 module time_clock( clk, reset_n, hour_select_key, second_counter_key, second_countdown_key, pause_key, duan, wei ); input clk; //clk:50MHZ时钟输入； input reset_n; //复位信号输入，低电平有效； input hour_select_key; //12、24小时可以调节按键，当为‘1’时为24，‘0’时为12小时； input second_counter_key; //当该按键为‘1’时为秒表计时功能，‘0’时为正常功能； input second_countdown_key; //当该按键为‘1’时为倒计时功能，‘0’时为正常功能； input pause_key; //暂停功能按键，进行秒表计时和倒计时时可以通过该按键进行暂停，‘1’暂停，‘0’继续 output [7:0] duan; //duan:数码管段码； output [7:0] wei; //wei:数码管位码； reg [7:0] duan; //duan:数码管段码； reg [7:0] wei; //wei:数码管位码； reg [24:0] count; //1HZ时钟计数器 reg [13:0] count2; //扫描时钟计数器 reg clk_1hz; //1HZ时钟信号 reg [3:0] miao_ge; //秒个位数BCD码 reg [2:0] miao_shi; //秒十位BCD二进制码 reg [3:0] fen_ge; //分钟个位数 reg [2:0] fen_shi; //分钟十位数 reg [1:0] shi_ge; //时钟个位数 reg [1:0] shi_shi; //时钟十位数 reg [1:0] shi_select_ge; //时钟选择个位数，用于调节时制 reg [1:0] shi_select_shi; //时钟选择十位数，用于调节时制 reg clk_scan; //数码管扫描时钟 reg [2:0] select; //用于扫描时选择显示位码 //**************************************************************************************************** // 模块名称:秒时钟分频模块 // 功能描述: //*******************************************************************

实现 FPGA 芯片和 PC 之间进行千兆以太网数据通信, 通信协议采用 tUDP 通信协议。 FPGA 通过 RGMII 总线和开发板上的 PHY 芯片通信, 程序中实现了 ARP， UDP， PING 功能，此外还实现了 100/1000M 自适应。

Verilog语言实现UART的接收发送功能，带仿真测试文件和仿真波形截图。

针对DDS9851的SPI配置verilog程序

这是我搜集的串口的Verlog程序，对于FPGA 的学习有帮助

解决电脑与fpga相连时，通用串口无法识别的问题，下载本驱动，更新驱动。

RSAonVerilog 使用Verilog在FPGA上实现RSA算法

基于fifo的串行通信模块，两个串口，一个跟上位机通信，一个跟下位机通信，调试成功。