Verilog代码美化工具(istyle 103.16), 内含CXX源代码 源代码 istyle_103_16_m.bz2

sram存储器的读取代码，已测试，为一个FPGA的下载工程。 sram存储器的读取代码，已测试，为一个FPGA的下载工程。

基于FPGA的OFDM调制解调系统的仿真，包括matlab代码，verilog代码以及论文设计章节。在对OFDM（正交频分复用）调制解调方式进行研究的基础上，在ALTERA公司FPGA上的实现了一个基带的OFDM调制解调系统。并着重讨论了用FFT/IFFT来实现OFDM的解调问题。在FPGA上实现的OFDM系统分为调制和解调两个子系统，分别完成了子信道的IFFT的OFDM调制， FFT变换的OFDM解调。最后使用QUARTUSII8完成了整个OFDM调制解调电路的设计、仿真和实现，与MATLAB实现结果的比较，运算结果良好。

FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 使用 https://blog.csdn.net/qq_46621272/article/details/125337119 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用 https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

设计说明 1、处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2={MIPS-Lite1，lb，sb}。 b)MIPS-Lite1={addu，subu，ori，lw，sw，beq，j，lui，addi,addiu,slt, jal,jr }。 c) addi应支持溢出，溢出标志写入寄存器$30中第0位。2处理器为多周期设计。 2、处理器为多周期设计

基于FPGA的fir滤波器设计，quartusii开发，包含说明文档和verilog代码。 采样频率为100K，基波为1000Hz，谐波为21KHz，截止频率为20K,滤波器的阶数为8

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博文【Verilog实战】SPI协议接口的设计和功能验证（附源码）的完整源码

关于FFT的verilog代码 非常难得 是基4 1024个点