用可编程增益放大器(PGA)处理数据采集系统中传感器/变送器模拟输出和信号处理数字之间的接口。单片和高集成度PGA现在被可编程、更高精度、更高吞吐量和更小封装尺寸的模块和混合方案替代。由于来自传感器/变送器

AD7190

MC68HC908 +fpga+SDRAM+TFP101 DVI显示应用开发板PROTEL99SE设计硬件原理图PCB工程文件，4层板设计，大小为200x150mm，，Protel 99se 设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，已在项目中使用，可用Protel或 Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。

Verilog HDL设计数码管动态扫面显示的FPGA设计Quartus工程文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_seg_led( //global clock input sys_clk , // 全局时钟信号 input sys_rst_n, // 复位信号（低有效） //seg_led interface output [5:0] seg_sel , // 数码管位选信号 output [7:0] seg_led // 数码管段选信号 ); //wire define wire [19:0] data; // 数码管显示的数值 wire [ 5:0] point; // 数码管小数点的位置 wire en; // 数码管显示使能信号 wire sign; // 数码管显示数据的符号位 //***************************************************** //** main code //***************************************************** //计数器模块，产生数码管需要显示的数据 count u_count( .clk (sys_clk ), // 时钟信号 .rst_n (sys_rst_n), // 复位信号 .data (data ), // 6位数码管要显示的数值 .point (point ), // 小数点具体显示的位置,高电平有效 .en (en ), // 数码管使能信号 .sign (sign ) // 符号位 ); //数码管动态显示模块 seg_led u_seg_led( .clk (sys_clk ), // 时钟信号 .rst_n (sys_rst_n), // 复位信号 .data (data ), // 显示的数值 .point (point ), // 小数点具体显示的位置,高电平有效 .en (en ), // 数码管使能信号 .sign (sign ), // 符号位，高电平显示负号(-) .seg_sel (seg_sel ), // 位选 .seg_led (seg_led ) // 段选 ); endmodule

CYCLONE4 EP4CE10F17C 新起点FPGA开发板Verilog 设计Quartus II工程40个例程源码，包括： 0_uart_top 11_vga_colorbar 12_vga_blockmove 13_vga_char 14_vga_rom_pic 15_lcd_rgb_colorbar 16_lcd_rgb_char 17_top_remote_rcv 18_temp_disp 19_top_dht11 1_flow_led 20_top_cymometer 21_e2prom_top 22_ap3216c_top 23_rtc 24_sdram_rw_test 25_ov7725_rgb565_640x480_vga 26_ov7725_rgb565_640x480_lcd 27_ov5640_rgb565_1024x768_vga 28_ov5640_rgb565_lcd 29_top_sd_rw 2_key_led 30_top_sd_photo_vga 31_top_sd_photo_lcd 32_top_traffic 33_hs_ad_da 34_hs_dual_da 35_hs_dual_ad 36_ov5640_rgb565_yuv_vga 37_ov5460_img_binarization 38_median_filter 39_sobel_edge_dector 3_top_key_beep 40_digital_recognition 41_dual_ov5640_vga 42_dual_ov5640_lcd 4_touch_led 5_seg_led_static_top 6_seg_led_dynamic 7_ip_pll 8_ip_ram 9_ip_fifo FPGA开发板原理图.pdf

调测UART串口Verilog Quartus 10.1逻辑工程源码+自定义协议说明,已在项目中使用，可以做为你的设计参考。 UART下位机与上位机通信协议： 1、通信采用异步串口通信，波特率为115.2KBPS； 2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF 例如：55 F1 02 11 FF 3、下位机返回上位机的数据格为 AA—AA –F2—DATA1-- DATA2 例如：AA AA F2 02 11 4、DATA1数据为测试设备的位置信息

SAR成像的PGA自聚焦算法，一个很值得参考的程序，亲测可用

地震动衰减规律的matlab实现，应用胡聿贤的衰减规律公式进行不同距离上的PGA估算。使用Matlab编写。