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HDL语言
与ASIC原理:Verilog设计实例1.pdf
HDL语言
与ASIC原理:Verilog设计实例1.pdf
2022-06-18 22:00:14
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与ASIC原理:verilog.pdf
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与ASIC原理:verilog.pdf
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与ASIC原理:FPGA设计与应用教学课件.pdf
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与ASIC原理:FPGA设计与应用教学课件.pdf
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与ASIC原理全套教学课件.pdf
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2022-06-18 22:00:12
8.05MB
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12均匀分布随机数的Verilog
HDL语言
程序设计.doc
12均匀分布随机数的Verilog
HDL语言
程序设计
2022-06-13 18:05:30
15KB
文档资料
基于Verilog_
HDL语言
的课堂智能响铃系统设计
基于Verilog_
HDL语言
的课堂智能响铃系统设计 摘 要: 本设计是基于Verilog
HDL语言
设计的一个课堂智能响铃系统。一直以来,课堂响铃都是学校管理工作中不可或缺的重要组成部分,随着集成电路等电子技术的发展,课堂智能响铃系统具有走时精度高、性能稳定、实用方便等优点。本次设计基于EDA使用Verilog_
HDL语言
设计和实现智能打铃系统,系统具有调节小时、分钟及清零的功能以及整点报时功能。在本次设计中,系统开发平台为MAX +plusⅡ,硬件描述语言是Verilog HDL。依据Verilog
HDL语言
设计的模拟智能响铃系统,根据输入,观察输出及仿真。设计方案和设计平台完成了程序编写和程序调试,通过运行程序及时序波形的仿真有效验证了设计的正确性,初步实现了设计目标。 关键词: 课堂智能响铃系统;Verilog HDL;EDA;MAX +plusⅡ
2022-05-30 19:24:31
471KB
响铃系统
VHDL
EDA
MAX
1
使用Verilog
HDL语言
实现0.01s高分辨力报警器的设计资料说明
定时器设计 基本要求: 最大为1小时,精度要求为0.01秒,当倒计时间为0的时候能够报警,要求能在数码管上面正确显示。 在完成基本要求的基础上,可进一步增加功能、提高性能。 计时器已有数千年历史,从远古的日晷和漏壶到现在的时钟和秒表,计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止,在中国历史上有留下记载的四代计时器分别为:日晷、沙漏、机械钟、石英钟。目前在中国市场上,大多数家庭使用的普通时钟即为石英钟。 本设计采用可编程芯片和Verilog
HDL语言
进行软硬件设计,不但可使硬件大为简化,而且稳定性明显提高。 由于可编程芯片的频率精度可达到50MHz,因而计时精度很高。最大为1小时,精度要求为0.01秒,当倒计时间为0的时候能够报警,要求能在数码管上面正确显示。在完成基本要求的基础上,可进一步增加功能、提高性能。 系统需要完成的主要功能是分频、校时、复位、计时、显示,将其分别实现。定时器的核心器件为EP2C35F672C6芯片,显示采用6个7段数码管,采用共阳接法。
2022-05-19 17:36:06
1.04MB
VerilogHDL
1
基于Verilog
HDL语言
的带左转复杂交通灯设计
本设计选用了目前应用较为广泛的Verilog HDL硬件描述语言,实现对路口交通灯系统的控制器的硬件电路描述。这种硬件电路描述在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过了编译,仿真,并下载到CPLD器件上进行编程制作,实现了交通灯系统的控制过程。
2022-05-07 17:28:18
325KB
Verilog
HDL;
交通灯控制器;
MAX+PLUSⅡ仿真;
1
采用Verilog
HDL语言
实现阵列乘法器和Booth编码乘法器
采用Verilog
HDL语言
实现阵列乘法器和Booth编码乘法器、电子技术,开发板制作交流
2022-04-20 16:25:03
164KB
采用Verilog
HDL语言实现阵列乘法器和Booth编码乘法器
VerilogHDL
乘法器
混合压缩器
开发板
电子技术
ARM开发板
1
1364-1995 - IEEE Verilog HDL 语言标准
1364-1995 - IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language (Superseded) IEEE标准1364-1995,是1995年发布的Verilog
HDL语言
标准。目前该标准的状态是Superseded,已被IEEE 1364-2001取代。
2022-02-11 10:49:02
3.23MB
IEEE
Verilog
1364-1995
IEEE标准
1
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