内容名称:AM 调制解调(VIVADO)工程代码
工程环境:Xilinx VIVADO 2018.3
内容概要:本工程以正弦波作为调制信号进行 AM 调制和解调,解调模式为包络检波。工程中的信号频率、幅度等都可根据用户需求进行调节。本工程使用 Verilog 编程,利用 Xilinx VIVADO 中的 DDS 和 FIR 等 IP 核辅助设计,借助 MATLAB 生成滤波器系数文件。上述 HDL 源码、IP 源码及.coe 系数文件全部打包。本工程已经过 Testbench 测试无误,读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示,以便于读者理解。
适合人群:FPGA(VIVADO)使用者,掌握 Verilog。
阅读建议:结合主页博客讲解进行阅读。
2022-09-18 20:15:53
53.08MB
fpga
AM
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