卷积编解码的工作原理。用Simulink仿真卷积编码，并用Viterbi译码的方法进行解码，在加性白高斯噪声信道中，画出比特信噪比与误码率的关系曲线
2021-05-15 00:23:36
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该代码为卷积码的viterbi译码算法的c语言源代码，能够实现约束长度为3~9的卷积码的维特比算法的译码
2021-05-04 23:34:35
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编码：
function output=cnv_encd(G,k0,input)
% cnv_encd(G,k0,input),k0是每一时钟周期输入编码器的bit数，
% G是决定输入序列的生成矩阵，它有n0行，L*k0列。n0是输出bit数，
% 参数n0和L由生成矩阵G导出，L是约束长度。L之所以叫约束长度
% 是因为编码器在每一时刻里输出序列不但与当前输入序列有关，
% 而且还与编码器的状态有关，这个状态是由编码器的前(L-1)k0。
% 个输入决定的,通常卷积码表示为(n0,k0,m)，m=(L-1)*k0是编码
% 器中的编码存贮个数，也就是分为L-1段，每段k0个
% 有些人将m=L*k0定义为约束长度，有的人定义为m=(L-1)*k0
% 查看是否需要补0，输入input必须是k0的整数倍
译码：
function decoder_output=viterbi_decoder(G,k,channel_output)
2019-12-21 22:13:19
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本文提供Verilog的viterbi译码代码，里面包括top顶层模块和testbench测试模块，导入vivado中即可仿真使用。要求使用者熟悉Verilog语言以及viterbi译码原理。具体其他原理资料可以自己了解。
2019-12-21 21:43:52
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本文档对于所编写的viterbi算法进行了详细的讲解以及描述，所附录的代码在win7环境，vs2008平台均测试通过，适合于涉及信道编码或者viterbi译码的人员使用
2019-12-21 20:20:19
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