二元扩域ECC点乘算法的verilog实现，已验证通过，可直接使用。

用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。

我花了半个月编出来的，CPU含8条指令AND、OR、NOT、ADD、SUB、LAD、STO、JMP

verilog实现双游程编码

含有完整工程，也可以移植到Vivado复现，该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件，该工程实现了96路信号的正交调制解调，并讲解了包括锁相环，多路滤波器的IP核的配置和使用方法，在同一工程下模拟了正交调制解调的全过程，通过modesim进行仿真，仿真后波形与MATLAB进行对比，波形完全相同，并可以达到万分之六到万分之七的误差，具有很高的完成度，IP核的使用对于初学者可以更快地理解Verilog的时序问题，多路的滤波器对的时序对于初学者有一定的的难度，多花费一些时间理解可以加深对于Verilog的认识

FPGA应用，Verilog语言实现cordic算法，包括向量式和旋转式另种模式

VERILOG实现的 超前进位加减法器 速度较快

用veriolg实现16级流水线结构的cordic加速器，该加速器可求出正弦，余弦值。文件中采用了两种测试机制。一种是从外部读取测试向量；另一种是用循环扫描的方式测试。测试结果都已文件的形式输出，并且在控制台上打印。

XY路由verilog实现

项目介绍 硬件平台:无 软件平台：Quartusii18.1+Modelsim-Altera 功能定义 实现直方图均衡化算法 详细要求 分辨率最大支持640*480，且分辨率可设置； 输入和输出位宽为8bits（灰度图）； Avalon-ST裸流视频接口； 功能展示链接：http://code.fpgadz.com/2020/12/03/f0018/