CAN 2.0B协议控制器的实现，采用verilog语言

A律13折线编解码器Verilog实现，带有testbeench，可以直接添加文件并在modelSim软件上仿真。 其中文件g711_decoder.sv是解码器 文件g711_encoder.sv是编码器 文件tb_g711_encoder_decoder_test.v是testbeench。运行后可以看到如封面的效果。

单周期CPU设计Verilog——实现R型，I型，B型共13条指令，内附代码，详细报告，答辩ppt——报告内有详细解析及每个模块验证方案及关键代码

led密码算法verilog实现

二元扩域ECC点乘算法的verilog实现，已验证通过，可直接使用。

用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。

我花了半个月编出来的，CPU含8条指令AND、OR、NOT、ADD、SUB、LAD、STO、JMP

verilog实现双游程编码

含有完整工程，也可以移植到Vivado复现，该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件，该工程实现了96路信号的正交调制解调，并讲解了包括锁相环，多路滤波器的IP核的配置和使用方法，在同一工程下模拟了正交调制解调的全过程，通过modesim进行仿真，仿真后波形与MATLAB进行对比，波形完全相同，并可以达到万分之六到万分之七的误差，具有很高的完成度，IP核的使用对于初学者可以更快地理解Verilog的时序问题，多路的滤波器对的时序对于初学者有一定的的难度，多花费一些时间理解可以加深对于Verilog的认识

FPGA应用，Verilog语言实现cordic算法，包括向量式和旋转式另种模式