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Design Patterns for Reconfigurable Computing.zip_嵌入式/单片机/硬件编程_VHDL_源码

研究分享FPGA設計適用的設計模式，也分享了应用实例，与建议教训

2021-08-10 15:04:56 148KB 嵌入式/单片机/硬件编程 VHDL

方案二.zip_VHDL/FPGA/Verilog_VHDL_源码

本系统是基于CPLD和单片机的一种用于信号频率周期、时间间隔和占空比测量的数字频率计，系统由AGC（自动增益控制）电路、宽带放大电路、高速比较电路实现有效值10mV/频率100MHz和处理显示部分组成，其中AGC电路实现幅度自动增益控制使放大后的信号幅度在一定的范围内保持一致，比较电路将前级电路输出的信号转换成CPLD

2021-08-10 10:36:42 77KB VHDL/FPGA/Verilog VHDL

FPGA/CPLD轻松实现CRC16位校验（VHDL源码）

FPGA/CPLD轻松实现CRC16位校验（VHDL源码）数据通信中，多字节的数据参与CRC校验。 CCITT标准的校验多项式:0x1021,用于HDLC等通信帧

2021-07-08 16:04:54 251KB FPGA/CPLD轻松实现CRC16位校验（VHDL源码）

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xilinx中值滤波程序vhdl源码 median filter

FPGA应用。VHDL语言实现图像处理中的种植滤波

2021-05-31 12:57:20 525KB xilinx FPGA VHDL median filter

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数字信号处理的ＦＰＧＡ实现—第三版　含verilog和vhdl 源码

2021-03-10 12:10:10 52.77MB fpga 第三版 verilog vhdl

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VHDL基础程序例程基础教程初学代码 FPGA测试 VHDLG源码.zip

VHDL基础程序例程基础教程初学代码 FPGA测试 VHDL源码,包括大量的设计实例，逻辑源码，可以做为你的学习参考。

2021-02-13 15:04:59 121.71MB VHDL VHDL基础程序例程 初学代码 FPGA测试VHDL源码

基于CPLD多波形函数信号发生器的设计-本科毕业设计论文，包括硬件原理图PCB工程及VHDL源码文件.zip

基于CPLD多波形函数信号发生器的设计-本科毕业设计论文，包括protel 99se 硬件原理图PCB工程及VHDL源码文件

2021-02-13 15:04:58 6.07MB CPLD多波形函数信号发生器 本科毕业设计论文 protel99se硬件原理 原理图PCB工程

Xilinx 提供的频率发生器的VHDL源码.7z

2021-02-03 12:31:35 554KB Xilinx提供的频率发生器的

二维小波变换fpga实现vhdl源码

里面有完整的二维小波变换的fpga实现的vhdl代码，包括测试文件和测设数据，及图像数据互转工具

2020-01-11 03:15:17 383KB 二维小波变换 fpga

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数字逻辑课程设计篮球计时器 VHDL源码

课程设计中的篮球计时器题目 (1)篮球比赛上下半场各20分钟，要求能随时暂停，启动后继续计时，一场比赛结束后应可清零重新开始比赛。 (2)计时器由分、秒计数器完成，秒计数器为模60，分计数器应能计至40分钟。 (3)“分”、“秒”显示用LED数码管，应配用相应译码器。 (4)人工拨动开关来控制计时器的启动/暂停。 (5)半场、全场到自动会有相应的提示

2020-01-03 11:42:03 2KB VHDL源码

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