主要通过独立按键消抖这样一个实验，来进一步举例讲解状态 机的设计思想，独立按键消抖有多种方式可以实现，这里采用状态机的方式，既能方便大家 理解按键消抖的整个过程，又能进一步领会状态机的设计思想。

FPGA XC7A35T驱动程序，Verilog HDL实现。 项目代码可直接编译运行~

这里使用 HDL 编码器实现了 sobel 边缘检测器。使用了 5x5 内核。

个人在学习Verilog入门的时候 用的是夏奶奶的书 可遗憾的是直到读完了还是对可综合代码与不可综合代码理解不深 而当读完这本书觉得完全避免了这个困扰 所以强烈推荐刚学习Verilog和想学习Verilog的同学采用这本书作为参考 它让学习的时候更加贴近工程设计 是个不错的选择

＃MIPS_CPU_2015用Verilog HDL编写的THUEE2015 MIPS CPU

crc16校验程序，仿真过。这个属于自己写的。分享给大家参考吧

设计一个数字系统，使其：（ 设计一个数字系统，使其：（1 ）按1Hz 的频率从0 开始加 开始加1 计数，当计到99时，再来一个时钟信号则产 时，再来一个时钟信号则产 生 进位 信号，并清零，然后又从 清零，然后又从0 开始加1 计数 ； ； （ （2） ）具有异步清零功能；（ 具有异步清零功能；（3）两位计数结果用两 ）两位计数结果用两 个 数码管显示，进位信号用一个 显示，进位信号用一个LED 显示。  实验板采用 实验板采用Altera 公司的EP1C20开发板 开发板 ，系统时钟 为 为50MHz ， FPGA 器件为EP1C20F400C7

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051 IP核开发，很好的学习资料。

Verilog HDL程序设计实例详解书籍的配套光盘

适合新手学习的verilog HDL资料，内容很全，讲的也很详细的