2小时加30秒的计时系统。 本系统是一个用于棋类比赛的计时钟系统，该计时钟可分别完成甲乙对规定用时的计时和规定时间用完后的读秒计时。规定甲乙双方各有2小时比赛规定用时，分别设计各方的用时定时器，并用数码管显示各方已用的时、分从0：00～1：59计时间隔为1S。 2小时规定时间用完后，每方限定在30秒内必须下出一步棋，此时定时器将完成对读秒时间的30S倒计时，并数码管显示此时过程30～00。若计时到零，则发生警报信号该方超时负。各定时器设置计时暂停/继续键，在规定时间计时时，该键的作用为暂停本方计时，并继续对方计时；在读秒时间计时时，该键的作用为复位本方计时起始点29S，并启动对方定时器。设置系统复位键，比赛结束时，按该键使各方的定时器均复位到规定时间的零点0：00，以便重新开始比赛。

1、控制器按东西、南北两个方向控制两组交通灯（红、绿、黄） 2、两组灯亮的顺序满足交通安全的规则要求. 3、东西向绿灯每次亮30S，接着黄灯亮2S，红灯亮20S；南北向绿灯每次亮28S，接着黄灯亮2S，红灯亮30S. 4、有两组数码管给出灯亮的时间倒计时显示。

****内含五篇eda课程设计论文，论文格式完全依照论文基本格式要求、包括摘要、目录、设计要求、全部代码（可复制）、仿真结果。 ****基于quartus II 开发完成 语言 verilog ****三篇不同的多功能数字时钟论文+小数分频器+任意整数分频器

该资源基于quartusII开发 压缩包内含全部代码以及论文 eda 课程设计 多功能数字时钟 语言vhdl 功能 1.进行正常的时、分计时功能，二十四小时制计时 2.由数码管显示24h、60min 3.设置时间 4.整点报时 5.闹钟功能

电子钟EDA课程设计(含年月日），包含源代码。

中南大学 电子信息工程专业 EDA课程设计指导书及源代码，设计内容：基于verilog HDL 16位RISC CPU设计与仿真，采用5级流水线。开发工具：quartusII, modelsim

中南大学-电子信息工程14级-EDA课程设计报告

此文档是关于病房呼叫系统的设计，包含原理图，原理说明，制作要点，希望对大家有用。

本次设计是以FPGA为核心设计一个既能使用内部信号进行调幅又能使用外部输入信号进行调幅的信号发生器，调幅时的载波频率100KHz，可选择内部的调制信号或外部输入的调制信号进行调制。　　它主要由内部调制信号发生模块、调幅模块等组成。各功能模块在MATLAB软件中先利用Dspbuilder库画出原理图，然后将其转换成VHDL语言，引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

EDA,乐曲播放器设计。ghp3888DDS为自主设计部分，信号发生器设计代码， 老师提供有例程，连接FPGA板子和示波器用两根导线即可 导线连接接口可查看例程class24_DACtlv5618 基础课题设计，代码注释量较少，变量名称应该能理解（不多） 课程题目：https://editor.csdn.net/md/?articleId=116330968