利用VERILOG语言写的8位CPU，可利用VIVADO软件测试

基于QuartusII的简易CPU设计，在目标机器上成功运行，新手学习入门有良好的参考意义。

对于高性能CPU设计，特别是在16 nm以及更高级的工艺节点上，signoff的corner很多，增加公共时钟路径长度、改善各RC端角下时钟延迟的一致性、降低设计的局部时钟偏斜已经成为数字后端设计师的共识。Cadence innovus工具新增的multi-tap FlexHtree结构时钟树方案不仅提供了H-tree对称的时钟缓冲器单元结构和相等的线长特点，而且其对几何对称性降低了要求，确保了时序单元摆放完毕后就可以进行时钟树综合。建立了一个自动化的FlexHtree实现流程来降低不同corner下的时钟偏斜。详细讨论了FlexHtree tap点的数量以及子树时钟综合引擎对时钟偏斜和设计时序的影响，进而找到了一个较好的FlexHtree实现方案。最后从时序、功耗和单元数量等方面对FlexHtree、CCOPT和鱼骨型Fishbone结构时钟树进行了较为全面的比较，从而得出该设计更适合采用灵活的FlexHtree结构。

CPU设计 流水线方式 五级流水线 完整的src文件中代码 经过在modelsim上运行并且下载到开发板上能够正常使用

1. IFU（取指令单元） 2. GRF（通用寄存器组） 3. ALU（算术逻辑单元） 4. DM（数据存储器） 5. EXT(位数扩展器) 6. CMP(比较

本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

运算器设计包括六关 ：8位可控加减法电路设计，CLA182四位先行进位电路设计，4位快速加法器设计16位快速加法器设计，原码一位乘法器设计，MIPS运算器设计 存储系统包括五关：MIPS寄存器文件设计，MIPS RAM设计，全相联cache设计，直接相联cache设计，2路组相联cache设计 单总线CPU包括六关：MIPS指令译码器设计，定长指令周期---时序发生器FSM设计，时序发生器输出函数设计，硬布线控制器组合逻辑单元，硬布线控制器设计，单总线CPU设计

包含cpu的测试代码和上板子测试，是可以运行的。

码上即通过，快来试试！！