图 5.12 突发写传输 虽然第一个传输可以零等待状态完成，但之后到外设总线的传输将为每个传输的执行要 求一个等待状态。 APB 桥需要包含两个地址寄存器，以便 APB 桥可以采样下一次传输的地址而同时当前 传输继续在外设总线上（执行）。 5.6.3 背靠背传输 图 5.13表示了许多的背靠背传输。传输序列以一个写操作开始，之后跟随着一个读操 作，然后是一个写操作，之后是一个读操作。 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 HADDR HWRITE HWDATA HREADY PADDR PWRITE PSELx PENABLE PWDATA 地址1 地址2 地址3 地址4 数据1 HRDATA 数据 4数据2 数据3 地址1 地址2 地址3 地址4 PRDATA 数据4数据2 数据1 数据3 图 5.13 背靠背传输 图 5.13表示了如果一个读传输紧跟在一个写传输之后，那么需要 3 个等待状态来完成 这次读操作。事实上，在基于处理器的设计中一个写传输后跟随着一个读传输并不经常发生 因为处理器将在两个传输之间执行指令预取并且指令存储器不太可能挂接在APB总线上。 5.6.4 三态数据总线的实现 Translated by kongsuo 110

FPGA学习少不了AXI协议，这份资料正是必读资料

中文版本AMBA协议

AMBA_3.0 This preface introduces the Advanced Microcontroller Bus Architecture (AMBA) specification

博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

主要涉及APB、AHB、AXI协议的一些总结和梳理

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AMBA总线规范_中文版_V2.0，推荐

针对给定的AMBA AHB SRAM Slave接口模块，设计特定传输操作的Master模块 //设计指标： //AMBA AHB2.0 接口 //32bit 数据位宽 //先写入数据，后读出数据确认 //传输要求1：0x0 ‐> 0x8, INCR //传输要求2：0x10‐> ？, INCR4 //传输要求2：0x28‐> ？, WRAP8 其中wrap,incr可以自动计算，具体细节参考我主页文章，部分代码来源于https://mp.weixin.qq.com/s/P4jevRrkga2DF93UPXLUJg