"RF Imperfections in High-rate Wireless Systems" presents a new vision on the design of wireless communication systems. In this approach, the imperfections of the RF front-ends are accepted. 计问题上，针对在高速无线通信系统中由于射频前端不完美而产生的各种问题，探讨了数字补偿技术的实现。作者详细讨论了信道估计和均衡技术，并为数字前端的非理想性提供了相应的数字补偿方案。在高速无线系统中，信道估计的准确性对于保持信号质量至关重要，尤其是在复杂的多径传播环境下。信道估计的挑战在于它必须能够准确地估计出由于多径效应导致的信号波形的变化。 在多天线OFDM系统中，作者指出，由于射频前端的非线性效应、相位噪声等因素，系统性能受到显著影响。因此，为了达到更高的频谱效率和传输可靠性，必须采取有效的同步机制。书中第三章还探讨了实现频率和定时同步的方法，这是确保多天线OFDM系统能够准确传输数据的关键步骤。频率同步主要关注载波频率偏移的校正，而定时同步则关注对不同传输时序的对齐。这两种同步技术对于维持系统性能至关重要。 考虑到实际的高率无线系统设计，作者提出了一系列数字补偿策略来应对RF前端的缺陷。例如，针对非线性失真，可以采用预失真技术来改善发射机的性能。对于频率偏移，可以通过特定的算法来估计和补偿。此外，利用先进的信号处理算法来对抗多径效应带来的信号衰落也是一个重要策略。在数字补偿技术的基础上，作者展示了如何优化无线通信系统的整体设计，使得在RF前端存在缺陷的情况下也能实现高效的信号传输。 作者Tim Schenk在其作品中提出的设计思路，是对现有无线通信系统设计的一种有益补充。这一新的设计思路的提出，不仅是在技术层面上的突破，更重要的是它为无线通信系统的工程实践提供了新的方向和可能性。通过接受RF前端的不完美性，并探索在这一前提下如何最大限度地发挥系统的潜能，作者强调了在实际工程设计中，应该更多地关注系统的实际性能，而不仅仅是理论上的最佳性能。 当前，随着5G以及未来6G无线通信技术的发展，数据传输速率将比以往任何时候都要高。这就要求无线系统必须能够应对更加复杂的RF环境，而对RF前端不完美性的管理和补偿就显得尤为重要。Tim Schenk的著作《RF imperfections in high-rate wireless systems》为这一领域的研究提供了宝贵的知识和工具，有望推动无线通信技术向前发展，满足未来通信系统对于高速度、高可靠性的要求。 这本书提供了全面的理论框架和实用的设计策略，为研究者和工程师提供了一个宝贵的参考资源。它不仅有助于解决当前无线通信系统面临的技术难题，也为未来可能出现的问题提供了应对方案。在高速无线通信系统的未来发展中，理解和应对RF前端的不完美性将是一个长期而重要的任务。

TI SAR ADC模型（Matlab） 包含各类非理想因素，时钟偏差，增益偏差，失调偏差 模型参数均可自由设置 ,TI SAR ADC模型; 非理想因素; 时钟偏差; 增益偏差; 失调偏差; 模型参数可设置,TI SAR ADC模型：含非理想因素与参数可调的Matlab模型 TI SAR ADC（逐次逼近寄存器模数转换器）是一种广泛应用的模数转换技术，因其高速、低功耗和简化的硬件设计而受到青睐。在实际应用中，由于各种非理想因素的影响，使得ADC的实际性能与理论性能存在差异。因此，为了更准确地评估和优化ADC的性能，需要建立一个包含这些非理想因素的模型来进行仿真和分析。 在此次提供的资料中，一个重要的主题是“TI SAR ADC模型（Matlab）”，这表明所讨论的模型是利用Matlab这一强大的数值计算和仿真软件来构建的。Matlab因其强大的数学处理能力和直观的编程环境，非常适合进行复杂系统的建模和仿真。在这个模型中，特别强调了包含非理想因素，包括时钟偏差、增益偏差和失调偏差等。 时钟偏差是指ADC在采样过程中时钟信号的不准确，这会导致采样点与理想的采样时刻产生偏差，影响数据的准确性。增益偏差是指ADC的实际增益与其理想增益之间的差异，这通常是由于电路中的非线性或元件特性不匹配所导致的。失调偏差是指ADC的输出不从零开始或者零点漂移，这会影响ADC的测量精度，特别是在低信号级别下。 模型参数的可自由设置是这个模型的一大特点，这意味着用户可以根据实际的硬件条件和设计需求来调整模型的参数，从而更贴近实际的工作情况。这种灵活性使得研究者和工程师可以更加细致地观察和分析各种非理想因素对ADC性能的影响，进而进行相应的电路设计优化。 在文档标题中，还提到了“模型参数均可自由设置”，这表明用户可以通过改变模型的参数值，来模拟不同的操作条件或探索不同电路设计对ADC性能的影响。这样的设置可以让使用者更全面地了解ADC在各种情况下的行为，并且有助于发现设计中的潜在问题。 提到的文件列表中，文档名称包含了“模型研究及其在中的实现一引言随”、“基于模型的非理想因素分析及其”等关键词，显示了文档的主要内容是关于模型的研究、实现以及基于模型的非理想因素分析等。此外，文件名中出现的“一引言随”、“一”等可能表明文档是系列文章或者是系列研究的一部分，每篇文档可能专注于不同的研究点或是分析的不同阶段。 由于文件列表中还包含“model包含各类非理想因素时钟偏差增益偏差失调偏.html”、“基于模型的理想与.html”等文件，我们可以推断这些文档中包含了对模型详细描述的内容，以及与理想模型之间的对比分析。这些内容对于理解模型的工作原理、非理想因素的具体影响，以及如何在设计中应对这些挑战至关重要。 图片文件“2.jpg”、“4.jpg”、“1.jpg”的存在表明，除了文本和模型仿真之外，这些研究还可能包含了图像资料来直观展示模型的仿真结果或者解释某些概念。 文档提供了一个基于Matlab的TI SAR ADC模型，该模型集成了多种非理想因素，并允许用户自由设置模型参数，以期更准确地模拟和分析ADC的行为和性能。这些文档和模型对于从事ADC设计和分析的专业人士来说，将是宝贵的资源。此外，文档和图片资料的存在，也显示了研究者在报告其研究成果时所采用的多种表达方式，以帮助读者更全面地理解研究内容。

在本文中，我们将深入探讨如何在STM32L475微控制器上实现串行端口（UART）的DMA（直接存储器访问）接收功能，用于处理不定长度的数据。"RX-DMA.rar"是一个示例项目，其中包含了必要的代码和配置，帮助开发者理解并应用这一技术。 STM32L475是STM32系列中的一款超低功耗微控制器，广泛应用于物联网设备、嵌入式系统和传感器节点等。它内置了多个串口接口，支持DMA传输，这对于处理大量的串口通信数据非常有用，特别是当数据传输速率较高或者需要连续不间断接收数据时。 串口接收不定长数据的核心在于正确配置UART和DMA控制器。在STM32中，UART负责与外部设备进行串行通信，而DMA则可以接管UART的接收过程，无需CPU干预，从而提高系统效率。 1. **UART配置**： - 需要设置波特率、数据位、停止位和校验位。例如，常见配置为9600波特率、8位数据、1位停止和无校验。 - 然后，开启UART接收中断，这样在接收到新数据时，系统会触发中断事件。 - 配置DMA通道，选择UART的接收寄存器作为源，并指定接收数据的内存地址。 2. **DMA配置**： - 选择适当的DMA控制器（例如DMA1或DMA2）和通道，以及传输类型（半字、字节等）。 - 设置传输方向为从外设到内存（Peripheral to Memory，P2M）。 - 指定DMA传输的起始地址和数据长度。对于不定长数据，可能需要动态调整这些参数。 - 开启DMA通道，并将其与UART接收中断相关联。 3. **处理不定长数据**： - 由于数据长度未知，需要在UART接收中断服务程序中检查数据缓冲区的状态。当达到某个预设阈值或者检测到特定结束标志时，停止当前的DMA传输。 - 使用循环缓冲区策略，可以确保即使在数据长度不固定的情况下也能高效地管理接收的数据。 - 一旦收到完整的数据帧，可以启动新的DMA传输，继续接收后续的数据。 4. **代码实现**： - 在STM32CubeMX中配置UART和DMA，自动生成初始化代码。 - 编写中断服务程序，处理UART的接收中断，判断数据长度并控制DMA传输。 - 添加主循环中的逻辑，检查接收数据的完整性和处理已接收的数据。 "RX-DMA.rar"中的代码示例将展示如何完成以上步骤，提供了一个实际操作的例子。开发者可以通过查看和学习这个示例，了解如何在STM32L475上实现串口不定长数据的DMA接收。通过熟练掌握这一技巧，可以有效地提升嵌入式系统的串口通信性能，减少CPU的负担，使系统资源得到更合理的利用。

### IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters (Std 1241-2010) #### 标准概述 IEEE Std 1241-2010 是一项针对模拟到数字转换器（Analog-to-Digital Converters, ADC）的专业标准文档，它旨在为ADC的设计、测试与评估提供统一的技术术语和测试方法。该标准由IEEE（电气与电子工程师学会）制定，并在2010年进行了修订。 #### 重要性与目的 该标准的重要性在于其为ADC领域提供了一个统一的标准框架，这对于提高不同制造商之间产品性能的可比性具有重要意义。此外，它还能够帮助工程师和研究人员更好地理解ADC的工作原理、特性和性能指标，从而指导产品的设计、选择与应用。 #### 主要内容 ##### 1. **基本概念与术语** 该标准定义了一系列与ADC相关的专业术语，包括但不限于： - **量化**：将连续变化的模拟信号转换成离散数值的过程。 - **采样**：在特定时间点上获取模拟信号值的过程。 - **量化误差**：实际输出值与理想输出值之间的差异。 - **满量程范围**：ADC可以准确表示的最大输入信号范围。 - **分辨率**：ADC能区分的最小输入信号变化。 - **位数**：用以表示ADC输出的二进制位数，通常用来衡量分辨率。 - **信噪比（SNR）**：有效信号与噪声信号功率之比。 ##### 2. **测试方法** IEEE Std 1241-2010 中详细规定了多种用于测试ADC性能的方法，包括但不限于： - **直流特性测试**：如非线性度、失调电压、增益误差等。 - **交流特性测试**：如信号带宽、采样率、量化误差等。 - **动态特性测试**：如信噪比（SNR）、总谐波失真（THD）、无杂散动态范围（SFDR）等。 - **稳定性测试**：如温度稳定性、电源稳定性等。 ##### 3. **背景知识与理论基础** 该标准还提供了关于ADC的基本背景知识和技术理论，帮助用户更好地理解ADC的工作原理及其关键参数的意义。例如： - **量化理论**：讨论了量化过程中的误差来源及如何减小这些误差。 - **采样理论**：解释了采样频率与信号频率之间的关系，以及奈奎斯特采样定理。 - **转换原理**：介绍了不同类型的ADC（如逐次逼近型、Σ-Δ调制型等）的工作原理。 ##### 4. **案例研究与附录** 标准中还包括了一些具体的案例分析和附录，例如对特定ADC参数的详细解释以及相关的图表和图形。这些内容有助于加深对标准中所涉及技术细节的理解。 #### 结论 IEEE Std 1241-2010 是一个全面而详尽的ADC标准，它不仅为ADC的设计和测试提供了统一的术语体系，而且还详细规定了各种测试方法，帮助工程师们更好地理解和评估ADC的性能。这一标准对于推动ADC技术的发展、促进产品性能的一致性和互操作性都具有重要的意义。无论是对于ADC的研究者、设计师还是使用者来说，熟悉并遵循这一标准都是非常必要的。

本资源详细介绍如何使用 STM32 单片机实现 ADC 模拟信号采集，并通过数据解析后利用串口发送到上位机显示的完整实现。内容包括 STM32 ADC 配置、DMA 数据采集、数据解析方法，以及通过串口输出结果的完整代码和工程文件。适用于初学者和需要快速搭建 ADC 信号采集系统的开发者。 详细描述 1. 适用范围 硬件平台：STM32 系列单片机（以 STM32F103 为例，但可移植到其他 STM32 系列）。 开发工具：Keil MDK 或 STM32CubeIDE。 功能模块： ADC 信号采集（单通道、多通道支持）。 数据解析（去抖动、滤波、代码中注释）。 串口通信，实时发送数据到上位机。 2. 功能说明 ADC 信号采集： 使用 STM32 内部的 ADC 模块，支持单通道或多通道采集。 配置 ADC 转换频率和采样分辨率（12 位精度）。 串口发送： 将解析后的数据通过 UART 发送至上位机。 支持常用波特率设置（如 9600、115200）。 数据格式：十六进制、ASCII 格式可选。

FMC ADC12D2000RF 模块，忍痛出射频直接采集FMC ADC模块，模块基于Ti公司高端ADC12D2000RF芯片，芯片为单通道4GSPS，双通道2GSPS，12bit分辨率，这款芯片国内是封锁的，绝版。 忍痛出。 提供开发包，数据手册，接口VHDL源代码，驱动程序，上位机MATLAB调用代码，非常优秀。 Ti公司推出的ADC12D2000RF是一款高性能的模数转换器（ADC），其设计用于支持高速射频直接采样应用。该芯片具备单通道采样速率高达4GSPS（千兆样点每秒）和双通道采样速率高达2GSPS的性能，以及12bit的高分辨率。ADC12D2000RF适用于需要处理高速和高精度信号的领域，例如雷达、无线通信、卫星通信和测试测量设备。 由于其卓越的技术规格，ADC12D2000RF芯片在国内市场具有较高的应用价值和稀缺性，甚至出现了封锁和供应紧张的情况。这种芯片在市场上已经成为绝版，因此，即使是企业或个人在遇到库存或项目变动时，也十分不舍地出售这类产品。 FMC ADC12D2000RF模块利用了这款ADC12D2000RF芯片的高性能，面向开发者提供了全面的开发支持。模块附带了一系列的开发资源，包括开发包、数据手册、接口VHDL源代码、驱动程序，以及MATLAB调用代码。这些资源的提供大大降低了用户进行开发的门槛，缩短了产品开发周期，提高了开发效率。 在技术应用方面，该模块的高采样率和高分辨率特点使其在多种应用领域具备显著优势。例如，在无线通信领域，它可以帮助工程师设计出能够应对快速信号变化的通信系统。在雷达系统中，高采样率可以确保捕获快速运动目标的信号，而高分辨率则有助于区分小的信号差异。在测试和测量设备中，这类模块能够准确地捕捉到信号的细节，用于分析和验证复杂电路和系统的性能。 另外，该模块还可能适用于电子对抗、光通信、频谱分析、软件定义无线电等专业领域，为这些领域内的工程师和研究者提供重要的技术支持。 根据文件提供的图片文件列表，可见该模块的文档和资料中不仅包括了技术描述文档，还可能包含了相关的图片，这些图片可能涉及模块的实物图、电路板设计图或信号分析图等，用以帮助用户更好地理解模块的外观、结构和功能。 值得一提的是，由于该模块采用了性能优异的ADC芯片，因此其市场价格可能较高，对于预算有限的用户来说，提供完整的开发支持和文档资源，能够在一定程度上弥补成本上的支出，使得用户能够更专注于产品设计和应用开发。 FMC ADC12D2000RF模块集合了高性能ADC芯片、全面的开发支持和丰富的技术文档，使其成为了在射频直接采样领域内不可多得的开发工具，尤其适合那些对信号处理有高要求的应用场合。尽管这款芯片在国内供应紧张，但模块提供的完备资源为用户提供了极大的便利，有助于加速高性能电子设备的开发进程。

在雷达、导航等军事领域中,由于信号带宽宽，要求ADC的采样率高于30MSPS,分辨率大于10位。目前高速高分辨率ADC器件在采样率高于10MSPS时,量化位数可达14位,但实际分辨率受器件自身误差和电路噪声的影响很大。在数字通信、数字仪表、软件无线电等领域中应用的高速ADC电路,在输入信号低于1MHz时,实际分辨率可达10位,但随输入信号频率的增加下降很快,不能满足军事领域的使用要求。 ADC（Analog-to-Digital Converter）是将模拟信号转换为数字信号的关键部件，在现代电子系统中扮演着至关重要的角色。高速高分辨率ADC尤其在雷达、导航等军事领域中有着广泛的应用，因为这些系统通常需要处理宽频带信号，对ADC的采样率和分辨率有较高要求。通常，采样率需超过30MSPS（百万样本每秒），分辨率至少为10位。当前的高速高分辨率ADC技术已经能够实现超过10MSPS采样率时的14位量化位数。 然而，实际分辨率受到ADC器件本身的误差和电路噪声的影响。在数字通信、数字仪表和软件无线电等领域，当输入信号频率较低时，例如低于1MHz，可以达到10位的分辨率，但随着输入信号频率的增加，分辨率会迅速下降，无法满足军事应用的需求。 本篇文章重点探讨了在不依赖过采样、数字滤波和增益自动控制等高级技术的情况下，如何提高高速高分辨率ADC的实际分辨率，以最大程度地接近ADC器件自身的理论分辨率，进而提升ADC电路的信噪比（Signal-to-Noise Ratio, SNR）。 ADC的信噪比是衡量其性能的重要指标，它直接影响到转换结果的精度。有效位数（Effective Number of Bits, ENOB）常用来表示ADC的实际分辨率。对于不采用过采样的情况，ENOB与ADC的信噪失真比（SINAD）有关，公式(1)给出了ENOB与SINAD的关系。SNR则是指输入信号有效值与ADC输出信号噪声的有效值之比，它与总谐波失真（THD）有关。当THD恒定时，SNR越高，ENOB越大。 影响ADC SNR的因素众多，包括量化误差（量化噪声）、非线性误差（如积分非线性误差INL和微分非线性误差DNL）、孔径抖动以及热噪声等。量化误差是ADC固有的，非理想ADC的量化间隔不均匀（DNL）会导致SNR下降。孔径抖动是由采样时钟不稳定引起的，它导致信号采样不一致，进而引入误差。热噪声源自半导体器件内部的分子热运动。 理想ADC的SNR可以通过计算量化噪声与输入信号电压有效值的比例得到，而实际ADC的SNR还会受到DNL、孔径抖动和热噪声等的影响。DNL会导致量化间隔不均匀，从而增加噪声；孔径抖动引起信号非均匀采样，增加误差；热噪声主要来源于半导体材料的热运动，对SNR也有负面影响。 通过深入理解这些影响因素，并在电路设计和器件选择上进行优化，文章中提出了一种高速高分辨率ADC电路。实测结果显示，当输入信号频率分别为0.96MHz和14.71MHz时，该电路的实际分辨率分别达到了11.36位和10.88位，显著提高了在高频信号下的转换精度。 提高ADC的信噪比和实际分辨率是一项复杂的任务，涉及到理论分析、电路设计和器件选择等多个层面。通过不断优化，可以克服高速高分辨率ADC在处理高频信号时分辨率下降的问题，从而更好地服务于军事和其他对信号质量有严格要求的领域。

基于ZYNQ的FPGA数据DMA传输至以太网教学框架：高效实现数据采集与千兆网传输，适用于工程师与在校学生。,基于zynq的以太网传输工程教学。 内容：这是一个框架 将fpga获得的数据通过dma存入ddr 再从处理器端将数据从ddr读取并通过千兆网传输给电脑 意义：作为一个开发框架 继续这个框架可以半天就能实现数据采集功能 对于基于adc或者dac项目的验证开发非常高效 缩短开发周期 今后类似项目全部可以复用 重新开发工作量小于20% 适合人群：模拟半导体芯片的测试或应用工程师、FPGA ZYNQ需要的嵌入式工程师或者在校学生老师 FPGA工程 + vitis rtos 工程 + 工程说明文档 ,基于zynq;以太网传输;数据采集;fpga开发;zynq应用;框架复用。,基于Zynq的FPGA以太网传输教学框架：快速实现数据采集与复用开发

This dissertation proposes three circuit design techniques for successive-approximation register (SAR) analog-to-digital converters (ADCs). According to the measurement results of the proof-of-concept prototypes, the proposed techniques are able to improve the operating speed and achieve excellent energy efficiency. The proposed techniques and chip measurement results are sketched as follows: The first technique is a monotonic capacitor switching procedure. Compared to converters that use the conventional procedure, the average switching energy and total sampling capacitance are reduced by about 81.3% and 50%, respectively. A 10-bit, 50-MS/s SAR ADC with the proposed monotonic capacitor switching procedure is implemented in a 0.13-μm 1P8M CMOS technology. The prototype ADC consumes 0.92 mW from a 1.2-V supply, and the effective number of bit (ENOB) is 8.48 bits. The resulting figure of merit (FOM) is 52 fJ/conversion-step. However, the signal-dependent offset caused by the variation of the input common-mode voltage degrades the linearity of ADC. We proposed an improved comparator design to avoid the linearity degradation. Besides, to avoid a clock signal with frequency higher than sampling rate, we used an asynchronous control circuit to internally generate the necessary control signals. The revised prototype is also implemented in a 0.13-μm 1P8M CMOS technology. It consumes 0.826 mW from a 1.2-V supply and achieves an ENOB of 9.18 bits. The resultant FOM is 29 fJ/conversion-step.

STM32 HAL 库实现乒乓缓存加空闲中断的串口 DMA 收发机制 STM32 HAL 库实现乒乓缓存加空闲中断的串口 DMA 收发机制，轻松跑上 2M 波特率。 STM32 中一般的 DMA 传输方向有内存->内存、外设->内存、内存->外设。通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART），在嵌入式开发中一般称为串口，通常用于中、低速通信场景，波特率低有 6400 bps，高能达到 4~5 Mbps。 在 STM32 中使用 DMA 收发数据，可以节约可观的 CPU 处理时间。特别是在高速、大数据量的场景中，DMA 是必须的，而双缓冲区、空闲中断以及 FIFO 数据缓冲区也是非常重要的成分。 在本文中，我们将使用 STM32CubeMX 配置串口，首先使能高速外部时钟，然后设置时钟树。接下来配置串口，选择一个串口，设置模式为 Asynchronous，设置波特率、帧长度、奇偶校验以及停止位长度。然后添加接收和发送的 DMA 配置，注意在 RX 中将 DMA 模式改为 Circular，这样 DMA 接收只用开启一次，缓冲区满后 DMA 会自动重置到缓冲区起始位置，不再需要每次接收完成后重新开启 DMA。 在串口收到数据之后，DMA 会逐字节搬运到 RX_Buf 中。当搬运到一定的数量时，就会产生中断（空闲中断、半满中断、全满中断），程序会进入回调函数以处理数据。全满中断和半满中断都很好理解，就是串口 DMA 的缓冲区填充了一半和填满时产生的中断。而空闲中断是串口在上一帧数据接收完成之后在一个字节的时间内没有接收到数据时产生的中断，即总线进入了空闲状态。 现在网络上大部分教程都使用了全满中断加空闲中断的方式来接收数据，不过这存在了一定的风险：DMA 可以独立于 CPU 传输数据，这意味着 CPU 和 DMA 有可能同时访问缓冲区，导致 CPU 处理其中的数据到中途时 DMA 继续传输数据把之前的缓冲区覆盖掉，造成了数据丢失。所以更合理的做法是借助半满中断实现乒乓缓存。 乒乓缓存是指一个缓存写入数据时，设备从另一个缓存读取数据进行处理；数据写入完成后，两边交换缓存，再分别写入和读取数据。这样给设备留足了处理数据的时间，避免缓冲区中旧数据还没读取完又被新数据覆盖掉的情况。 但是出现了一个小问题，就是 STM32 大部分型号的串口 DMA 只有一个缓冲区，要怎么实现乒乓缓存呢？没错，半满中断。现在，一个缓冲区能拆成两个来用了。看这图我们再来理解一下上面提到的三个中断：接受缓冲区的前半段填满后触发半满中断，后半段填满后触发全满中断；而这两个中断都没有触发，但是数据包已经结束且后续没有数据时，触发空闲中断。 举个例子：向这个缓冲区大小为 20 的程序传送一个大小为 25 的数据包，它会产生三次中断，如下图所示。程序实现原理介绍完成，感谢 ST 提供了 HAL 库，接下来再使用 C 语言实现它们就很简单了。首先开启串口 DMA 接收。 #define RX_BUF_SIZE 20 uint8_t USAR_RX_Buf[RX_BUF_SIZE]; 在上面的例子中，我们定义了一个大小为 20 的缓冲区 USAR_RX_Buf，並将其设置为串口 DMA 的接收缓冲区。然后，我们可以使用 HAL 库提供的函数来开启串口 DMA 接收。 HAL_UART_Receive_DMA(&huart1, USAR_RX_Buf, RX_BUF_SIZE); 在串口收到数据之后，DMA 会逐字节搬运到 RX_Buf 中。当搬运到一定的数量时，就会产生中断（空闲中断、半满中断、全满中断），程序会进入回调函数以处理数据。在回调函数中，我们可以将数据写入 FIFO 中供应用读取。 void HAL_UART_RxCpltCallback(UART_HandleTypeDef *huart) { // 将数据写入 FIFO 中 FIFO_Put(USAR_RX_Buf, RX_BUF_SIZE); } 在上面的例子中，我们使用 HAL 库提供的回调函数 HAL_UART_RxCpltCallback 来处理数据。在这个函数中，我们将数据写入 FIFO 中供应用读取。这样，我们就可以轻松地实现高速的串口收发机制。 使用 STM32 HAL 库可以轻松地实现高速的串口收发机制，轻松跑上 2M 波特率。同时，我们还可以使用乒乓缓存和空闲中断来避免数据丢失和提高系统的可靠性。