基于FPGA的8位十进制数字频率计设计.pdf

该仿真的作用是实现十进制计数功能。从仿真图4.13中可以得出，当第一个CNT10计数输出 CQ=9 时，下一秒时钟上升沿到来时，将产生一个CARRY_OUT信号作为下一个CNT10 的时钟信号，同时CQ 清零，依次递推到8个CNT10。

电子课程设计自己实现成功运行得了A，1、设计 4 位 ALU ，可实现 8 种算术逻辑运算，要写出设计过程，卡诺图表达式。（最低要求2种算术运算和两种逻辑运算90分） a.进行两个四位二进制数的运算。 b.算术运算： A+B,A-B,A+1,A-1。 c.逻辑运算： A and B,A or B,A not, A xor B。 2、4 位输入 A3—A0、B3---B0 用开关设置输入。 3、8种算术逻辑运算通过 3 位功能选择开关选择某一种功能。 4、运算结果用两个数码管显示和 2 个发光管或探针显示（有一个显示进借位、有一个显示溢出）。 设计结构：每个逻辑功能可用一个子电路实现。 设计分为输入控制模块、输出选择模块、加减运算模块及逻辑运算模块等部分。 在输入控制部分，利用锁存器，使 A和 B信号通过脉冲控制同时送入运算电路。 在输出控制模块，选择需要输出的显示信号。 加减运算电路实现加减运算功能。逻辑运算电路实现逻辑运算功能。（不能用如74181之类的运算器集成电路，用最简单的与门非门、锁存器等逻辑门集成电路设计）

利用双向循环链表来实现对长整数的存储。每个节点只存储四位十进制数字。选择该数据结构来完成长整数的加减运算是因为要对长整数进行运算，需要对长整数进行存储，所以选择用链表对长整数存储，又由于存储的顺序是从左到右，而运算的顺序则是从右到左，这样位了操作方便选择循环链表，在运算过程中有进位和借位的操作，所以最终选择双向循环链表的数据结构

八位二进制转三位十进制带数码显示的电路multisim源文件，multisim13以上版本可打开运行

西南交通数电实验

微机原理实验一__两个多位十进制数相加实验试做报告

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图7-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图7-2。

这是微机原理的上机实验的完整源代码，希望对需要的人有帮助。程序完全运行正确，可以放心使用。

8位16进制频率计原理与设计，绝对正宗，严打盗版