（1）可供4组同时抢答，由按钮控制。
（2）能显示出最先抢答的组号，而对其他组的抢答不予理睬。
（3）对主持人未曾按启动扭之前就按抢答按钮的犯规组，亮红灯警告。
（4）对抢答后的回答时间进行计时控制，如回答超时，则以音响报警。
2021-12-25 19:57:36
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数码管在现在的自动控制中的显示应用极为广泛，由于使用时间的问题会导致缺画的现象发生，为了便于大家更好找到合适的数码管进行更换，特给大家详细介绍
2021-12-24 09:47:09
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按题目顺序排列）：
1.Python绘制红色的五角星
2.Python输入一个四位数，计算该数的每位数字之和
3.Python输出九九乘法表
4.Python给定一个字符串，每隔3个字符，若为大写字母，转化为小写字母
5.Python编写程序来计算文本中单词的频率。按值进行排序后输出
6.Python绘制七段数码管显示时间
7.Python计算一组数据的基本统计值（平均值、标准差、中位数），除中位数外，其他输出保留小数点后两位
8.Python在正方形的基础上绘制5级科赫曲线，四段科赫曲线分别显示红、蓝、绿、黄色
9.Python请使用turtle库函数绘制一个包含9个同心圆的靶盘
10Python.绘制一个彩色蟒蛇
11.Python绘制一个等边三角型
12.Python绘制一个无角正方形
13.Python绘制一个六角形
14.绘制一个六角形
2021-12-09 13:05:54
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FPGA读写DS18B20温度并通过七段数码管显示verilog设计实验Quartus9.1工程源码，可以做为你的学习设计参考。
/ds18b20_seg7.v
//----------------------------------------
module ds18b20_seg7(
input CLOCK_50, // 板载50MHz时钟
input Q_KEY, // 板载按键RST
//
inout DS18B20,
//
output [7:0] SEG7_SEG, // 七段数码管 段脚
output [7:0] SEG7_SEL // 七段数码管 待译位脚
);
//++++++++++++++++++++++++++++++++++++++
// 获取温度值开始
//++++++++++++++++++++++++++++++++++++++
wire [15:0] t_buf;
ds18b20_drive ds18b20_u0(
.clk(CLOCK_50),
.rst_n(Q_KEY),
//
.one_wire(DS18B20),
//
.temperature(t_buf)
);
//-------------------------------------
// 获取温度值 结束
//-------------------------------------
//+++++++++++++++++++++++++++++++++++++
// 显示键盘值 开始
//+++++++++++++++++++++++++++++++++++++
seg7x8_drive seg7_u0(
.i_clk (CLOCK_50),
.i_rst_n (Q_KEY),
.i_turn_off (8'b1110_1000), // 熄灭位[2进制]
.i_dp (8'b0000_0010), // 小数点位[2进制]
// 欲显数据[16进制]
// 正负位 空白 十位 个位 小数位
.i_data ({12'h0, t_buf[15:12], 4'h0, t_buf[11:0]}),
.o_seg (SEG7_SEG),
.o_sel (SEG7_SEL)
);
//-------------------------------------
// 显示键盘值 结束
//-------------------------------------
endmodule
2021-12-02 18:02:45
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8段数码管静态显示实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码
module sled(seg,dig,clock,);
input clock;
output [7:0] seg; //数码管段码输出
output [3:0] dig; //数码管位码输出
reg [7:0] seg; //数码管段码输出寄存器
reg [3:0] dig; //数码管位码输出寄存器
reg [3:0] disp_dat; //显示数据寄存器
reg [36:0] count; //定义计数寄存器
always @ (posedge clock )
begin
count = count + 1'b1;
dig= 8'b00000000;//
end
always @ (count[24])
begin
disp_dat = {count[28:25]};
end
always @ (disp_dat)
begin case (disp_dat)
4'h0 : seg = 8'hc0; //显示"0"
4'h1 : seg = 8'hf9; //显示"1"
4'h2 : seg = 8'ha4; //显示"2"
4'h3 : seg = 8'hb0; //显示"3"
4'h4 : seg = 8'h99; //显示"4"
4'h5 : seg = 8'h92; //显示"5"
4'h6 : seg = 8'h82; //显示"6"
4'h7 : seg = 8'hf8; //显示"7"
4'h8 : seg = 8'h80; //显示"8"
4'h9 : seg = 8'h90; //显示"9"
4'ha : seg = 8'h88; //显示"a"
4'hb : seg = 8'h83; //显示"b"
4'hc : seg = 8'hc6; //显示"c"
4'hd : seg = 8'ha1; //显示"d"
4'he : seg = 8'h86; //显示"e"
4'hf : seg = 8'h8e; //显示"f"
2021-12-02 17:05:02
3.03MB
本视频是使用 Logisim实现4位全加器并且使用7端数码管显示，具体的操作请参见CSDN博主 江 月 https://hyxmoon.blog.csdn.net/，博文 Logisim之4位全加器实现以及七段数码管显示 具体了解。
2021-11-29 23:51:01
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