本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。

“数字电路与系统设计实验A”实验报告(四)——用VHDL设计分频器,移位寄存器,状态机

verilog分频，能计数到12个bit, 每1s钟计数一次。设计的很巧妙

简单实用Verilog HDL语句，利用反转实现50MHz转换为100hz,或1000hz,10hz,1hz.改变其中一个参数即可实现。

分频matlab代码单极性OFDM 在此Lifi VLC项目中演示了光学OFDM（正交频分复用器）仿真，还包括其他Matlab代码，例如，Ifft仿真，BER，星座仿真...

任意数分频程序，包括小数分频，任意占空比奇数，偶数分频

时钟分频的好资料！！！

给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成，级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz，分频范围为27GHz。当电源电压为1.2V、工作频率为37GHz时，其功耗小于30mW，芯片面积为0.33×0.28 mm2 。

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μm×187μm。

用IO模拟SPI总线，总线下挂ADF4001和SKY72310芯片，代码包含二者的驱动代码。