4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0

计算机组成原理阵列乘法器课程设计报告，其中包含了阵列乘法器的详细设计方案和完整的报告

里面有阵列乘法器的代码及实现波形，verilog语言