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基于FPGA的串行flash的读写控制

基于FPGA的串行flash的读写控制之串行flash的管脚、寄存器和操作命令。

2021-04-27 13:28:19 40KB FPGA FLASH 管脚 寄存器

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基于Xilinx FPGA的多通道DDR4读写控制模块（包含整个工程）

在Xilinx FPGA中通过AXI接口逻辑，实现4个独立的DDR4读写通道，通道数可由参数配置，完成对DDR4的控制，上传为完整工程，开发环境为Vivado2018.2，已经上板验证。

2021-04-09 09:00:30 235.49MB DDR4 DDR3 FPGA Xilinx

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用FPGA实现SRAM读写控制的Verilog代码

使用FPGA实现对SRAM、FIFO的读写控制的Verilog代码，代码使用状态机控制，简单易读，接口说明详细。

2021-04-08 21:31:55 16KB FPGA SRAM

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基于AXI4总线协议的读写控制verilog代码

主要是基于aurora8b/10b设计的基于AXI4总线协议的读写控制器代码，可封装成IP在bd设计中使用

2021-03-19 20:08:12 5KB verilog aurora fpga

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FPGA 双口RAM读写控制 VHDL

FPGA 双口RAM读写控制 VHDLFPGA 双口RAM读写控制本人亲自测试过可用

2020-01-03 11:22:05 1.02MB FPGA 双口RAM读写控制 VHDL 本人亲自测试过可用

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典型FPGA实例 SDRAM读写控制的实现与Modelsim仿真

1. 本实例用于控制开发板上面的SDRAM完成读写功能；先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。 2. part1目录是使用Modelsim仿真的工程； 3. part2目录是在开发版上面验证的工程； 2.1. part1_32目录是4m32SDRAM的仿真工程； 2.2. part1_16目录是4m16SDRAM的仿真工程； \model文件夹里面是仿真模型； \rtl文件夹里面是源文件； \sim文件夹里面是仿真工程； \test_bench文件夹里面是测试文件； \wave文件夹里面是仿真波形。 3.1. 工程在\project文件夹里面; 3.2. 源文件和管脚分配在\rtl文件夹里面; 3.3. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。

2019-12-21 22:18:57 2.07MB FPGA SDRAM 读写 Modelsim仿真

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基于Xilinx FPGA的DDR3读写控制模块（包含整个工程）

基于Xilinx FPGA的DDR3控制器读写程序，此程序已经用于实际的项目中，读写控制很稳定。上传的是一个实际的DDR3工程，开发环境为Vivado 2017.4

2019-12-21 19:37:52 35.06MB DDR3 FPGA Xilinx

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