简单基本流水线CPU设计VerilogHDL（含源代码+报告+原理图）
简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目
设计文档等等
2021-07-03 09:09:34
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采用一级cache设计对五级流水线CPU进行优化，Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。
2021-06-23 22:43:40
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对前面发的实验代码做了一个系统的讲解，包括各个模块的功能，实现的原理和机制，接口的参数设置，运行结果展示都一一列举出来。
2021-06-18 22:39:29
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北航16级老学长的P6课设，仅供参考，抄袭责任自负
五级流水线CPU
祝愿每位航友圆满计组实验 (摘要大于50字实在不知道要写啥 啊啊啊啊啊啊啊啊啊啊啊啊)
2021-06-17 09:50:39
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使用verilog语言，对cpu进行了设计和实现，对三十多条指令都做了设计，并成功实现其功能，做cpu实验的大学同学可以参考，后面还会发一个实验报告。
2021-06-11 10:56:49
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