SAR ADC中分离电容DAC(CDAC)的非线性主要是由桥式电容的失配和寄生效应引起的。 用于补偿的可调谐电容器阵列可以是解决方案。   本文首先分析了分离电容器结构的非线性,然后证明线性调谐方法可以改善线性度,最后通过计算保持调谐误差在0.5LSB以内的最小步长,提出了一种改进的可调谐结构。 新的实现在校准期间实现了更小的面积和更低的功耗,同时保持相同的电路复杂性。 基于5b-5b分离DAC的行为仿真表明,与补偿电容阵列的原型相比,所提出的校准分别进一步将SNDR和SFDR提高了2.2dB和1.6dB。
2023-01-12 16:13:43 297KB 模拟/电源
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本项目是一个电池供电型无线风速和风向数据采集系统,集成一个RF ISM频段收发器,用来传输从无源风速计测得的风速和风向。电路通过采用12位模数转换器(ADC)和唤醒定时器分别用来获取风向和风速。在休眠模式下,ADuCRF101标称功耗为1.9 A,可实现较长的电池使用时间。在该模式下工作时,采用单个CR2032锂离子电池可持续工作1至2年。 无线风速和风向数据采集系统框图: 典型无源风速计的风速部分由舌簧开关组成,此开关可随磁体在其上通过而进行开关动作。磁体附着在风速计风扇轴承上;因此,随着风吹动风扇,磁体周期性地在开关上移动,每次路过开关就对其进行切换。开关连接GND引脚和印刷电路板(PCB)的P0.7。风扇每转一次就完成一次开关操作,在P0.7上产生一个脉冲,用作中断信号。本例中,P0.7分配为IRQ3。两次脉冲之间的时间用来计算风速。使用了32位唤醒定时器。该定时器采用ADuCRF101的内部32 kHzLFOSC时钟以及数值为1的预分频器。使用唤醒定时器的主要原因是它在休眠模式下处于活跃状态,而通用定时器却不会处于活跃状态。因此,哪怕器件处于低功耗休眠模式,中断时序也是连续的。 无源风速计的风向部分通常由电位计连接风向标组成。若风向标的方向发生改变,则电位计数值也会变化。电位计的游标连接ADC1引脚,电位计的其余两个接线分别接至低压1.8 V LDO LVDD1引脚和P3.4引脚。连接P3.4引脚而非直接接地可让P3.4选择(通过内部开关)接地或完全断开。ADC转换之后,将P3.4与地断开连接可降低功耗。由软件驱动决定P3.4接地还是断开接地连接。 无线数据采集软件流程图: 附件内容截图:
2022-12-09 10:20:29 1.35MB 模数转换器 风速计 电路方案
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1)基于STM32的ADC仿真设计(包含源程序及Proteus仿真文件) 2)基于51单片机ADC的热敏电阻测温装置制作包含仿真及源程序 3)基于单片机的DAC0832三角波的产生和输出设计 包含程序与Proteus仿真文件 4)基于51单片机+ADC0809的数字电压表仿真设计 包含仿真及程序 5)基于51单片机的ADC0832浇花系统Proteus仿真设计 包含程序及仿真 6)基于51单片机+ADC0808的八路数字电压表仿真设计资料 包含程序、PCB原理图、仿真文件 7)基于51单片机ADC0834简易数字电压表仿真设计资料 包含源程序及仿真文件 8)基于单片机ADC0832调节频率输出仿真设计资料 9) 基于单片机ADC0832设计的两路电压表仿真设计资料 10)基于STM32单片机ADC实验+DAC实验例程7个合集包含源程序及文档说明 11)ADC-DAC-PWM相关资料&实验例程&基本框架&参考资料等 12)基于STC89C52单片机控制MCP4725_12位DA转换器例程V0引脚接GND
2022-12-05 17:47:35 68.48MB 模数转换 ADC DAC
MATLAB_Simulink仿真在模数转换器教学中的应用.pdf
2022-11-30 20:04:37 481KB
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只是保存以前写的工程 可以免费下载,不喜勿喷,谢谢
2022-11-05 09:06:28 7.77MB STM32F103ZET6
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保存以前的写的代码 免费资源,不喜勿喷
2022-11-04 18:05:54 7.63MB STM32F103ZET6
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使用ADC0832对电压进行采集,然后通过LCD1602对电压进行显示,在文件夹内包含成需以及仿真。
2022-11-03 15:10:48 42KB LCD1602 adc0832
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stm32f107实现ADC模数转换,含代码,及启动文件,库函数,完整的工程文件!!!
2022-10-17 14:33:39 619KB stm32 ADC 模数转换
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1、 AD5754是16bit数字信号转模拟信号 2、 FPGA与AD5754通过SPI接口通信,SPI时钟clk最大30MHz 3、 AD5754有四路模拟输出 4、 目前AD5754采用单极性工作方式 5、 按照目前的理解,同轴的速度和电流指令应该同时刷新,根据写时序可以用LDAC引脚控制模拟信号的刷新,需要实际验证一下。 6、 实际验证一下CLR信号的效果。 7、 FPGA往DAC写数据的时序接口
2022-09-30 19:51:38 590KB AD5754 FPGA Verilog
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