修数字逻辑与数字电路课程时的一些实验报告
《数字逻辑与数字电路》实验指导
实验1．Verilog HDL输入方式组合电路的设计
多路选择器和三人表决电路的设计
(1) 实验目的：进一步熟悉Quartus II的Verilog HDL文本设计流程，组合电路的设计仿真和硬件测试。
(2) 实验内容1、多路选择器的设计：
根据教材5.1节的流程，利用Quartus II完成2选1多路选择器的文本编辑输入(MUX21.v)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试，a和b分别接来自不同的时钟；输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验（通过选择键1，控制s，可使蜂鸣器输出不同音调）。
(4) 实验内容2、三人表决电路的设计：
根据教材5.1节的流程，利用Quartus II完成三人表决电路的文本编辑输入(图5-36)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器。最后进行编译、下载和硬件测试实验（通过按下键3、键2、键1，控制D1的亮灭）。
(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。
实验2．原理图输入方式全加器设计
(1) 实验目的：熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握文本和原理图输入方式设计的详细流程。
(2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
(3) 实验内容1：按照教材4.6节完成半加器和1位全加器的设计，包括用文本或原理图输入，编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。
(4) 实验内容2：建立一个更高层次的原理图或文本设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。
实验3．7段数码显示译码器设计
(1) 实验目的：进一步熟悉Quartus II的Verilog HDL文本设计流程，组合电路的设计仿真和硬件测试。熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，把握文本和原理图输入方式设计的详细流程。
(2) 实验原理：7段数码显示译码器设计采用case语句对数码管的七个段分别进行赋值0或1，实现数字的显示；使用if-else语句设计模16计数器。
(3) 实验内容1：使用VerilogHDL语言设计一个7段数码显示译码器并进行仿真及下载。
(4) 实验内容2：使用VerilogHDL语言设计一个模16计数器，含计数使能端（en）与异步清零端（clr），当en为高电平时开始计数，为低电平时停止计数，将计数器与7段数码显示译码器使用原理图进行连接，并仿真及下载。
(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。
原理工程图：
实验4．基于LPM宏模块的计数器设计
(1) 实验目的：初步掌握Quartus II基于LPM宏模块的设计流程与方法并由此引出基于LPM模块的许多其他实用数字系统的自动设计技术。
(2) 实验内容：
根据教材175页8.5节的流程，利用Quartus II完成基于LPM宏模块的计数器设计编辑和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能并进行解说。对于引脚锁定以及硬件下载测试。
(3) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
实验5．序列检测器状态机设计
(1) 实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。
(2) 实验原理：序列检测器可用于检测一组或多组由二进制吗组成的脉冲序列信号，当序列检测器连接收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
(3) 实验内容1：按照教材180页8.7节的流程，利用Q
2021-08-04 15:16:15
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实验三
中规模组合逻辑电路设计（二）（74LS283加法器应用）
1、用两个4位并行加法器和适当的逻辑门电路实现(X+Y)×Z,其中,X＝x2x1x0、Y＝y2y1y0、Z＝z1z0均为二进制。
2、仅使用2片283实现2位十进制数8421码到二进制码的转换。
实验四
中规模组合逻辑电路设计（一）（74LS138译码器和74LS74152/153应用）
1、 用3-8线译码器74LS138和适当的门电路设计三输入一致性检测电路。
2、 用8选1 多路复用器74LS152实现一个全加器。
实验五
触发器应用
1、用J-K触发器设计一个四分频器（即输出频率为输入频率的1/4）。
2、利用D触发器设计四人抢答电路。四人参加比赛，每人一个按钮，其中最先按下按钮者，相应的指示灯亮；其他人再按按钮不起作用。
实验六时序逻辑电路设计
1、 设计一个模4可逆计数器。
2、 设计一个0011序列检测器。
实验7
中规模时序逻辑电路设计
1、 用74161设计一个模100计数器。
2、 用74194设计一个00011101序列信号发生器。
综合性、设计性实验
1、设计“串行8421BCD码检验器”，当8421BCD码0000～1001输入时，Z=0，非8421BCD码1010～1111输入时，Z=1；由低位到高位串行输入，每四个二进制数码为一组循环工作。
2、设计一个自动售饮料机的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角硬币自动给出一杯饮料；投入两元（两枚一元的硬币）硬币后，再给出饮料的同时找回一枚五角硬币。
2021-08-03 09:24:13
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