本次课程设计的主题是数字电子钟。本电路系统由秒信号发生器、“时、分、 秒”计数器、数码管显示器、整点报时电路组成。而秒信号产生器是整个系统的 时基信号，它直接决定计时系统的精度，这里用 555 定时器产生脉冲信号来实现。 将产生的秒信号送入“秒计数器”，“秒计数器”采用 60 进制计数器，每累计 60 秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数 器”也采用 60 进制计数器，每累计 60 分钟，发出一个“时脉冲”信号，该信号 将被送到“时计数器”。“时计数器”采用 12 进制计时器，可实现对半天的 12 小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显 示译码器译码，通过七位 LED 七段显示器显示出来。整点报时电路时根据计时 系统的输出状态产生一脉冲信号，然后去触发蜂鸣器实现报时。 除了完成本次课程设计的基本要求功能之外，本电路系统还设计了闹钟功 能、周数计数功能、显示万年历即年月日功能。其中，闹钟功能主要采用同或门 思路进行设计，即当时钟与预定设置相同的时分相同时，即二者电平相同，产生 高电平输出到蜂鸣器产生闹铃。而周数计数的思路则是与时分秒的连接思路相 同，即将之设计为八进制计数器。而年月日功能，则相对比较复杂，其中涉级到 闰平年、大小月对应天数的差异，通过二与门，三与门，将 28 日，29 日，30 日，31 日的特征信号输出；特征信号引入数据选择器，由地址信号进行选择， 然后接回控制日期的 160 芯片。数据选择器的 A、B 信号由“月”的特征信号及 “闰年”的特征信号，通过逻辑电路给出，通过不同信号选择不通进制。而闰年 信号通过再加一个四进制计数器，平年输出信号为 0，闰年输出信号为 1，另其 与月份信号构成选择信号，实现各进制的转换。

基于Quartus II软件和Cyclone EP1C60240C8NL芯片的多功能电子钟原理图设计。采用8组LED数码管显示，功能为时间显示、星期显示、日期显示、秒表。通过非自锁按键可控制校时。详细注释在顶层bdf文件中，打开项目工程文件lesson2018即可。

介绍可见：​https://www.bilibili.com/video/BV1tt4y1C7Nk 功能说明： (1)系统扩展有8个独立共阴LED数码管,使用74HC373锁存器，数码管静态显示，使用74HC138译码器间接选择数码管刷新，并有一IO口用来控制所有数码管是否可点亮 (2)可轮流显示日期和时间， 日期显示格式为20191210， 时间显示格式为09-30-50， 主页面（开机无操作的界面）显示日期3秒后显示时间7秒, 初始日期和时间可源程序中设定，默认为2020/03/03，22:30:00 (3)系统扩展有4个独立按键，按下时触发外部中断，不需扫描检测按键状态，功能分别为 (A)LIGHT：切换12小时制或24小时制显示；放弃时间校准并回到主页面 (B)MODE：不同功能的切换与选择 (C)START：关闭闹钟；开始与暂停计时；设定闹钟开关状态及修改闹钟时间，校时时修改选择位 (D)RESET：关闭闹钟；清零计时结果，设定闹钟及校时时切换位。

介绍可见：​https://www.bilibili.com/video/BV1tt4y1C7Nk 功能说明： (1)系统扩展有8个独立共阴LED数码管,使用74HC373锁存器，数码管静态显示，使用74HC138译码器间接选择数码管刷新，并有一IO口用来控制所有数码管是否可点亮 (2)可轮流显示日期和时间， 日期显示格式为20191210， 时间显示格式为09-30-50， 主页面（开机无操作的界面）显示日期3秒后显示时间7秒, 初始日期和时间可源程序中设定，默认为2020/03/03，22:30:00 (3)系统扩展有4个独立按键，按下时触发外部中断，不需扫描检测按键状态，功能分别为 (A)LIGHT：切换12小时制或24小时制显示；放弃时间校准并回到主页面 (B)MODE：不同功能的切换与选择 (C)START：关闭闹钟；开始与暂停计时；设定闹钟开关状态及修改闹钟时间，校时时修改选择位 (D)RESET：关闭闹钟；清零计时结果，设定闹钟及校时时切换位。

基于51单片机的多功能电子钟，有日历、校时、闹钟、温度显示功能含程序源代码、proteus仿真文件、原理说明。

摘 要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能电子钟进行设计。 关键词：多功能电子钟；硬件描述语言 Abstract：Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing the CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL. This thesis is about to discuss the above there aspects: Introduce the EPF10K 10 of Flex 10K series producted by Altera Corporation simply. the software Max+plusⅡ,Design the block with several functions with Verilog HDL. Keywords: block with several functions; hardware description language ******************************************* 目　　录 1 引言 2 1.1课题的背景、目的 2 1.2 课题设计环境 2 2　EPF10K 10相关说明及VERILOG HDL简介 2 2.1　EPF10K 10相关说明 2 2.2 VERILOG HDL硬件描述语言简介 4 3应用VERILOG HDL描述的多功能电子钟 5 3.1功能描述 5 3.2 源程序 6 3.3模块仿真 13 4 应用VERILOG HDL描述的多功能电子钟功能模块及仿真 15 4.1 计时模块 15 4.2 闹铃设置模块 17 4.3 校时模块 19 4.4 秒表功能模块 22 4.5 整点报时模块 25 4.6 闹铃屏蔽及响铃功能 27 4.7 秒表提示铃声功能 28 5结束语 30 6致谢 30 参考文献 31

具体要求： 1、按下启动按钮，进入时钟运行模式；按下停止按钮，系统清零停止工作（全部显示内容也都熄灭）； 2、系统包括时钟、秒表和计时器三种功能模式，用三盏灯分别指示三种模式；设置一个模式切换按钮，按一次按钮，从时钟模式切换进入秒表模式，再按一次按钮，从秒表模式切换进入计时器模式，第三次按下按钮，从计时器模式切换进入时钟模式，继续按下切换按钮，则切换顺序如上所述； 3、时钟模式（24小时制）： （1）完成时、分、秒的计时和显示；按下启动按钮时，时钟从零时零分零秒开始计时； （2）可通过按钮手动调整时、分、秒值； （3）在正常工作过程中，不管切换到什么模式，时钟模式保持继续计时工作但不显示（对应模式指示灯及计时显示器都熄灭），只有在时钟模式下才显示。 4、秒表模式： （1）秒表的计时范围是0S~59.99秒，计时精度是10ms； （2）具有启动/停止开关，可暂停/继续。 5、计时器模式：实现一个60秒倒计时器，当计时器显示00，同时报警；计时器具有清零、启动、暂停/继续计时功能。 内部包含详细报告和每个模块电路以及总电路

基于Proteus和Keil4的仿真，带电路图和源程序，12864+DS1302+DS18B20

主要实现的功能有，日期显示，时间显示，日期，时间切换，修改日期及时间，12小时/24小时切换 ，闹钟功能 ，闹钟关闭/打开 。 所用的电子元器件有单片机89C51，八级联LED显示管（共阳极），上拉电阻，按键若7个。因为需要实现闹钟，加入蜂鸣器，按键连接到P1.0-P1.6，P1.7连接蜂鸣器，P0,P2口控制显示器显示日期，时间等。

设计的多功能电子钟在下载验证之后能实现整点报时、校时、设置闹钟等功能。