VHDL语言编写的十进制计数器和七段译码器，下来就知道了

FPGA实验，十进制计数器的设置。通过按键输出信号，采集脉冲信号后计数，并通过七段数码管显示

通过VHDL，实现10位带使能计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK_IN: IN STD_LOGIC; COUT228 : OUT STD_LOGIC); --计数进位输出 END CNT10; ARCHITECTURE behav OF CNT10 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN REG: PROCESS(CLK_IN,Q)

提供verilog设计十进制计数器源代码及测试代码。

能设初始值，能实现加1，加2操作，并能在数码管上显示