这是一个由VHDL语言实现的60进制的加法计数器的实例代码。

（2）构成16以内的任意进制加法计数器： 　① 设计思想：利用脉冲反馈法 用S0，S1，S2…，SM…SN表示输入0，1，2，…，N个计数脉冲CP时计数器的状态。 　SM可以为S0，但需小于SN。 　　对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SM～SN-1计数。 　　对于同步置数：在输入第N－1个计数脉冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态SM，从而实现SM～SN-1计数。

用两种思路实现了异步十六进制加法计数器的功能. 两种思路都采用看时序图法完成了电路的设计, 不同之处在于对于时钟方程的选择不同. 建议读者以对比的眼光分析这里的两种设计思路.

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二进制加法计数器原理、实验内容 测试方法

异步清除是指复位信号有效时，直接将计数器的状态清零。在本设计中，复位信号为clr，低电平有效；时钟信号时clk，上升沿是有效边沿。在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。

1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

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