基于modelsim编写了一个四位二进制全加器的实现代码，适合初学者，附有仿真结果，程序作者编写，测试通过。

比较简单的一个程序，但是是自己写的，仅供参考

1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出So、Co分别绑定到Pin41、42。进行波形仿真验证其功能正确。分析输入节点到输出节点的最短时间。

用一位全加器设计一个四位的加法器 在原理图编辑窗口中插入4个一位全加器。 再将它们联接成一个四位的加法器。 输入两个4位的二进制数，输出一个4位的和，一位进位。 A3A2A1A0 + B3B2B1B0 = S3S2S1S0 进位 C4 为了使输入输出的线减少，可以使用总线加标号的画法。 单条线间的联接也可以用标号联接，减少走线的长度，使图面简洁，明了。 同学们注意掌握。

四位全加器 的vhdl出程序，并使运算结果在 数码管上显示

利用quartusII9.0编译设计的四位全加器，能够完美仿真运行，适合新人参考学习，可以加深对fpga的流水线的理解

四位全加器的VHDL与VerilogHDL实现

本文主要讲了四位全加器74ls83引脚图及功能表，下面一起来学习一下

使用VHDL编写一位全加器，再使用一位全加器做成四位全加器的代码

串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module add4(a,b,ci,s,co); input [3:0] a,b; //输入四位数据a，b input ci; //输入进位ci output [3:0] s; //输出四位数据 s output co; //输出进位co assign {co,s}=a+b+ci; //把a、b、ci相加后的结果赋予co、s，其中co放最高位，s放低三位