使用verilog语言，通过FPGA控制AT24C02C EEPROM，硬件上需要注意，根据硬件连接芯片的A2 A1 A0 电平，编写Device Address字节内容，本设计使用的是A2=0,A1=0,A0=1; 由两个小模块和一个顶层模块组成： iic.v 是iic通讯子模块，可以实现特定地址的读写功能。一次读写一个字节。 iic_ctrl.v 是上层的应用子模块，主要是使用vio控制8个字节接口，使能后配置写入到编辑好的8个地址中。(地址可以在模块里修改 范围为0xx0~0xFF,共256byte)上电时rst_置1后，从eeprom中读取这8个字节的数据。用于配置一些其他功能模块之类。可以根据使用情景自行修改。可以自己加ila看一下相关的时序控制。 TOP.v是顶层模块，外接线路只有rst复位，sys_clk系统时钟，I2C_SDA 数据线iic的，I2C_SCL 时钟线iic的。自己生成工程的时候记得添加vio作为控制输入看一下。 祝开发顺利~稍后会简单整理一下开发心得，调试过程中的注意事项。

请输入笛卡尔积的个数:4 请输入第1个笛卡尔积的元素，中间用;分隔开 1;2;3 请输入第2个笛卡尔积的元素，中间用;分隔开 a;b 请输入第3个笛卡尔积的元素，中间用;分隔开 A;B;C;D 请输入第4个笛卡尔积的元素，中间用;分隔开 !;@ 笛卡尔积为: 1;a 1;b 2;a 2;b 3;a 3;b 1;a;A 1;a;B 1;a;C 1;a;D 1;b;A 1;b;B 1;b;C 1;b;D 2;a;A 2;a;B 2;a;C 2;a;D 2;b;A 2;b;B 2;b;C 2;b;D 3;a;A 3;a;B 3;a;C 3;a;D 3;b;A 3;b;B 3;b;C 3;b;D 1;a;A;！ 1;a;A;@ 1;a;B;！ 1;a;B;@ 1;a;C;！ 1;a;C;@ 1;a;D;！ 1;a;D;@ 1;b;A;！ 1;b;A;@ 1;b;B;！ 1;b;B;@ 1;b;C;！ 1;b;C;@ 1;b;D;！ 1;b;D;@ 2;a;A;！ 2;a;A;@ 2;a;B;！ 2;a;B;@ 2;a;C;！ 2;a;C;@ 2;a;D;！ 2;a;D;@ 2;b;A;！ 2;b;A;@ 2;b;B;！ 2;b;B;@ 2;b;C;！ 2;b;C;@ 2;b;D;！ 2;b;D;@ 3;a;A;！ 3;a;A;@ 3;a;B;！ 3;a;B;@ 3;a;C;！ 3;a;C;@ 3;a;D;！ 3;a;D;@ 3;b;A;！ 3;b;A;@ 3;b;B;！ 3;b;B;@ 3;b;C;！ 3;b;C;@ 3;b;D;！ 3;b;D;@

数据库一般由B+树实现，B+树又是由B树演化来的。学习B树可以帮助理解数据库的数据结构，包括数据库索引。项目由VS2015创建，已经测试通过，代码参考了算法导论。大家共同学习进步！

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