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DDR控制器 已通过FPGA 验证 大家不要错过哦

ASIC 设计理论与实践——RTL 验证、综合与版图设计

rtl_8822cu.ko驱动源码

sync_fifo.zip，博客对应同步FIFO接口源码（RTL和TB），附带tcl文件，用VCS直接加载即可得到和博客里面一样排序的波形图

数字pll，RTL verilog， 有pdf介绍

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

PeakRDL-verilog 从编译的SystemRDL输入生成Verilog寄存器模型 正在安装 目前仅从github安装。 出口商用法 将详细的输出传递给。 import sys from systemrdl import RDLCompiler , RDLCompileError from peakrdl . verilog import VerilogExporter rdlc = RDLCompiler () try : rdlc . compile_file ( "path/to/my.rdl" ) root = rdlc . elaborate () except RDLCompileError : sys . exit ( 1 ) exporter = VerilogExporter () exporter . export ( root ,

iic从机RTL代码，可综合,AISC程序，已经流过片了，并在FPGA上进行了原型验证

RTL实现yolov3_tiny,FPS大于15，适合移植修改，作为IP核使用。同样适用国产化。用于识别的硬件加速。