16位乘法器芯片verilog设计实验Quartus9.1工程源码+设计说明文件,可以做为的学习实验设计参考。 module mux16( clk,rst_n, start,ain,bin,yout,done ); input clk; //芯片的时钟信号。 input rst_n; //低电平复位、清零信号。定义为0表示芯片复位；定义为1表示复位信号无效。 input start; //芯片使能信号。定义为0表示信号无效；定义为1表示芯片读入输入管脚得乘数和被乘数，并将乘积复位清零。 input[15:0] ain; //输入a（被乘数），其数据位宽为16bit. input[15:0] bin; //输入b（乘数），其数据位宽为16bit. output[31:0] yout; //乘积输出，其数据位宽为32bit. output done; //芯片输出标志信号。定义为1表示乘法运算完成. reg[15:0] areg; //乘数a寄存器 reg[15:0] breg; //乘数b寄存器 reg[31:0] yout_r; //乘积寄存器 reg done_r; reg[4:0] i; //移位次数寄存器 always@(posedge clk) begin if(!rst_n) begin areg <= 16'h0000; breg <= 16'h0000; done_r <= 1'b0; yout_r <= 32'h00000000; i <= 5'd0; end else if(start) //启动运算 begin if(i < 5'd21) i <= i+1'b1; if(i == 5'd0) begin //锁存乘数、被乘数 areg <= ain; breg 5'd0 && i < 5'd16) begin if(areg[i-1]) yout_r = {1'b0,yout[30:15]+breg,yout_r[14:1]}; //累加并移位 else yout_r >1; //移位不累加 end else if(i == 5'd16 && areg[15]) yout_r[31:16] <= yout_r[31:16]+breg; //累加不移位 else if(i == 5'd18) done_r <= 1'b1; //乘完成标志位置位 else if(i == 5'd20) done_r <= 1'b0; //乘完成标志位清除 end else i <= 5'd0; end assign done = done_r; assign yout = yout_r;

FPGA 读写SRAM存储verilog设计实验Quartus9.1工程源码+设计说明文件，可以做为你的学习设计参考。 module sram_test( clk,rst_n,led, sram_addr,sram_wr_n,sram_data ); input clk; // 50MHz input rst_n; //低电平复位 output led; // LED1 // FPGA与SRAM外部接口 output[17:0] sram_addr; // SRAM地址总线 output sram_wr_n; // SRAM写选通 inout[15:0] sram_data; // SRAM数据总线 //------------------------------------------------------- reg[25:0] delay; //延时计数器 always @ (posedge clk or negedge rst_n) if(!rst_n) delay <= 26'd0; else delay <= delay+1; //不断计数，周期约为1.28s //------------------------------------------------------- reg[15:0] wr_data; // SRAM写入数据总线 reg[15:0] rd_data; // SRAM读出数据 reg[17:0] addr_r; // SRAM地址总线 wire sram_wr_req; // SRAM写请求信号 wire sram_rd_req; // SRAM读请求信号 reg led_r; // LED寄存器 assign sram_wr_req = (delay == 26'd9999); //产生写请求信号 assign sram_rd_req = (delay == 26'd19999); //产生读请求信号 always @ (posedge clk or negedge rst_n) if(!rst_n) wr_data <= 16'd0; else if(delay == 26'd29999) wr_data <= wr_data+1'b1; //写入数据每1.28s自增1 always @ (posedge clk or negedge rst_n) if(!rst_n) addr_r <= 18'd0; else if(delay == 26'd29999) addr_r <= addr_r+1'b1; //写入地址每1.28s自增1 always @ (posedge clk or negedge rst_n) if(!rst_n) led_r <= 1'b0; else if(delay == 26'd20099) begin //每1.28s比较一次同一地址写入和读出的数据 if(wr_data == rd_data) led_r <= 1'b1; //写入和读出数据一致，LED点亮 else led_r <= 1'b0; //写入和读出数据不同，LED熄灭 end assign led = led_r; //------------------------------------------------------- `define DELAY_80NS (cnt==3'd7) reg[2:0] cnt; //延时计数器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt <= 3'd0; else if(cstate == IDLE) cnt <= 3'd0; else cnt <= cnt+1'b1; //------------------------------------ parameter IDLE = 4'd0, WRT0 = 4'd1, WRT1 = 4'd2, REA0 = 4'd3, REA1 = 4'd4; reg[3:0] cstate,nstate; always @ (posedge clk or negedge rst_n) if(!rst_n) cstate <= IDLE; else cstate <= nstate; always @ (cstate or sram_wr_req or sram_rd_req or cnt) case (cstate) IDLE: if(sram_wr_req) nstate <= WRT0

FPGA设计时分秒进位数字时钟verilog实验Quartus9.1工程源码+设计说明文件 /* 本实验实现一个能显示小时，分钟，秒的数字时钟。 */ module clock(clk,rst,dataout,en); input clk,rst; output[7:0] dataout; reg[7:0] dataout; output[7:0] en; reg[7:0] en; reg[3:0] dataout_buf[7:0]; reg[25:0] cnt; reg[15:0] cnt_scan; reg[3:0] dataout_code; wire[5:0] cal; //各级进位标志 assign cal[0]=(dataout_buf[0]==9)?1:0; assign cal[1]=(cal[0]&&dataout_buf[1]==5)?1:0; assign cal[2]=(cal[1]&&dataout_buf[3]==9)?1:0; assign cal[3]=(cal[2]&&dataout_buf[4]==5)?1:0; assign cal[4]=(cal[3]&&dataout_buf[6]==9)?1:0; assign cal[5]=(cal[3]&&dataout_buf[6]==2&&dataout_buf[7]==1)?1:0; always@(posedge clk or negedge rst) begin if(!rst) begin cnt_scan<=0; en<=8'b1111_1110; end else begin cnt_scan<=cnt_scan+1; if(cnt_scan==16'hffff) begin en[7:1]<=en[6:0]; en[0]<=en[7]; end end end always@(*) begin case(en) 8'b1111_1110: dataout_code=dataout_buf[0]; 8'b1111_1101: dataout_code=dataout_buf[1]; 8'b1111_1011: dataout_code=dataout_buf[2]; 8'b1111_0111: dataout_code=dataout_buf[3]; 8'b1110_1111: dataout_code=dataout_buf[4]; 8'b1101_1111: dataout_code=dataout_buf[5]; 8'b1011_1111: dataout_code=dataout_buf[6]; 8'b0111_1111: dataout_code=dataout_buf[7]; default: dataout_code=dataout_buf[0]; endcase end always@(posedge clk or negedge rst) begin if(!rst) cnt<=0; else if(cnt!=40000000) cnt<=cnt+1; else cnt<=0; end always@(posedge clk or negedge rst) //实现计数和进位的功能 begin if(!rst) begin dataout_buf[0]<=0; dataout_buf[1]<=0; dataout_buf[2]<=15; dataout_buf[3]<=0; dataout_buf[4]<=0; dataout_buf[5]<=15; dataout_buf[6]<=2; dataout_buf[7]<=1; end else begin if(cnt==26'd40000000) begin if(!cal[0]) dataout_buf[0]<=dataout_buf[0]+1; else begin dataout_buf[0]

基于FIFO的串口发送器+串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件，可以做为你的学习设计实验参考。 module uartfifo( clk,rst_n, rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 output rs232_tx; //RS232发送数据信号 wire[7:0] wrf_din; //数据写入缓存FIFO输入数据总线 wire wrf_wrreq; //数据写入缓存FIFO数据输入请求，高有效 wire[7:0] tx_data; //串口待发送数据 wire tx_start; //串口发送数据启动标志位，高有效 wire fifo232_rdreq; //FIFO读请求信号，高有效 wire fifo_empty; //FIFO空标志位，高有效 assign tx_start = ~fifo_empty; //fifo有数据即启动串口模块发送数据 //例化232发送数据产生模块 datagene uut_datagene( .clk(clk), .rst_n(rst_n), .wrf_din(wrf_din), .wrf_wrreq(wrf_wrreq) ); //例化FIFO fifo232 fifo232_inst ( .clock(clk), .data(wrf_din), .rdreq(fifo232_rdreq), .wrreq(wrf_wrreq), .empty(fifo_empty), .q(tx_data) ); //例化串口发送模块 uart_ctrl uut_uartfifo( .clk(clk), .rst_n(rst_n), .tx_data(tx_data), .tx_start(tx_start), .fifo232_rdreq(fifo232_rdreq), .rs232_tx(rs232_tx) ); endmodule

STM32 PDA 的全套源代码、电路图、电路板及元器件清单的完整打包。 主要功能有：USB、SD卡、MP3、重力感应、电子书、电子相框、收音机、触摸画板等。图形化人机界面。 为提高响应，全部采用直接裸核编程，不采用其它任何嵌入操作系统！是了解功能实现技术的好帮手和编程学习的好参照。

智能饮水机控制器功能概要: 该智能饮水机采用瑞萨16-bit MCU R7F0C009A2单片机作为主控制芯片，通过I/O端口、A/D输入、TAU等功能模块实现LCD模块和饮水机工作状态的控制。 6个用户按键控制饮水机的工作模式，分别是:开/关、童锁/设置、水量、消毒/+、制冷/夜灯、热水 LCD显示信息内容包括:时间、热水、消毒、制冷、童锁、水量、夜灯等状态。 智能饮水机硬件配置框图如下: 智能饮水机控制电路截图: 智能饮水机控制源码截图: 附件内容截图:

图书管理系统的详细说明文档，按照国标软件详细说明文档编写而成。

概述: 随着自行车运动的普及和发展，自行车越来越受到大众的欢迎。自行车码表作为一款测速装置，能合理的计算出速度和公里数，真实地反映骑行状况，使骑行者能够评估自己的运动量，以达到健康运动的最佳效果。本应用说明提供了一种基于瑞萨低功耗、内置LCD 驱动器的单片机R7F0C002 的自行车码表解决方案。 技术参数:  电源: 3.0 V (锂电池 CR2032 ╳ 1 个)  低功耗电流（MCU）: 0.23uA (TYP.) STOP 模式  LCD 工作电压: 3.0 V  LCD 驱动电压生成方式: 内部升压方式，基准电压为1.00 V  LCD 驱动方式: 1/4 占空比，1/3 偏压 规格:  低功耗功能: 300 秒内没有运动讯号输入，系统工作在低功耗（STOP）模式。  时间显示功能: LCD 面板上实时显示当前的小时、分钟等时间信息。  总行车时长显示功能: LCD 面板上实时显示总行车时长。  当前行车速度显示功能: LCD 面板上实时显示当前行车速度（公里/小时）。  当次行车里程显示功能: LCD 面板上实时显示当次行车里程（公里）。  总行车里程显示功能: LCD 面板上实时显示总行车里程（公里）。  时间设定功能: 任意时刻，可以通过按键设定当前的时间信息。  车轮周长设定功能: 任意时刻，可以通过按键设定车轮的周长（毫米）。  工作温度: -10℃ ~ 40℃  工作湿度: 30% RH ~ 95% RH 自行车里程表程序源码软件框图:

前言: 微波炉是一种常用的家里电器，随着技术的发展家电市场的竞争越来越激烈。本设计基于瑞萨单片机uPD79F7020作为主控制芯片，实现了一款低成本的微波炉。 该微波炉具体功能如下: 烹调功能: 微波功能:可设置5中火力 烧烤:可设置5种烧烤模式 热风对流:可设置10种温度状态 解冻:可按重量和时间解冻 自动菜单:10中菜单 快速烹调功能 组合烹调:可设置两种烹调模式 2.时钟功能: 钟表功能 预约功能 3.异常检测功能（可检测温度传感器等异常） 微波炉电路系统结构款图: 微波炉解决方案视频介绍: 微波炉电路截图: 微波炉控制源程序截图:

他是一款实用的系统说明书。很适合在校生进行学习软件工程时的学习帮助！！！！