西工大计算机学院计算机数字逻辑实验报告，最近发现之前上传的部分资源下载，这里给出实验四的报告供同学们参考，报告中给出实验截图还有相关设计， 供各位同学参考 下面给出部分的实验内容： 掌握可综合Verilog语言进行状态机设计及测试验证； 2． 学习如何在FPGA进行设计实现。 安装开发工具ModelSim、Quartus的PC机、Altera DEII-115实验箱 1． 跑马灯设计及FPGA实现（run.v） 2． 有限状态机设计（教材Figure 6.86） 1.Quatusll使用流程 Quatusll的使用我们需要完成的是前面的七个步骤，分别是 第一步:编码 用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确. 第二步:新建工程 新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号(本课程为Cyclone IV E系列EP4CE115F29C7) 第三步:添加文件 Add to project,将全部源文件 (本例run.v)添加到工程中 第四步:编译 Start

Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说， 既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。

本资源为英文版的Verilog-2001标准，pdf共879页，共27个章节，内容很全面，有需要的可以自行下载。

图5.20 使用一个LPM加法/减法模块的原理图 例如，若加法器的速度不是关键因素，但降低电路的成本非常重要，则CAD系 统就会生成行波加法器来实现lpm_add_sub模块。但若加法运算对速度有较高的 要求，则会生成超前进位加法器。正如我们曾在5.4.1节提到过的那样，某些芯片 （诸如FPGA）其中包含有实现快速加法器的专用电路块。使用与工艺技术无关 的宏函数允许CAD系统利用这些专用子电路块来生成所需要的电路。 图5.21和图5.22所示的波形是将根据原理图综合生成的电路在FPGA中实现后的 仿真结果。图5.21所示的逻辑综合是以尽可能地降低电路的成本为目标的，并不 考虑速度的因素，因此综合出的结果是行波加法器。该波形图展示了对该加法器 进行时序仿真时的情况。16位信号X, Y,和S的值以16进制的形式输出。在仿真刚 开始的阶段X和Y的值都被设为0000，50ns(纳秒)以后Y变为0001，过了大约13ns(纳 秒)以后才得到正确结果。这是因为在这种情况下进位信号需要经过每一级加法 器，输入的下一次变化发生在150纳秒，X 变为 3FFF。要得到正确结果4000， 加法器必须等待进位信号从第一级加法器传输到 后一级，这可以从S在得到稳 定值之前的一系列快速跳变中看出。观察仿真器的参考框，图中粗垂直线所在的

基于FPGA的几种排序算法-工程代码；

【verilog】中山大学计算机组成原理多周期CPU实验（代码+实验报告）

这是2020年全国大学生FPGA大赛基础能力测试题，对大家学习FPGA、Verilog和准备赛前考试都是难得的学习材料

实现PWM信号模块，可改变初始相位，频率，占空比，通过模块外部按下两个开关分别将占空比增减，通过在模块外部在内部比较器输入端加入正弦波形实现SPWM波形，通过模块调用法产生PWM，可设置PWM信号模块的初始相位，频率，占空比。

用$shm_probe设置信号探针 在$shm_probe中使用scope/node对作为参数。参数可以使用缺省值或两个参数都设置。例如： $shm_probe( ); 观测当前范围(scope)所有端口 $shm_probe(“A”); 观测当前范围所有节点 $shm_probe(alu, adder); 观测实例alu和adder的所有端口 $shm_probe(“S”, top.alu, “AC”); 观测： (1): 当前范围及其以下所有端口，除库单元 (2)：top.alu模块及其以下所有节点，包括库单元

一个方便好用的将图片直接生成mif文件的工具。是做计算机组成原理等实验时的利器。