该通信刷机模块USB转接板即无线串口模块为USB转UART转换板，基于CP2102设计，支持2.4G433M|无线串口模块。
注意事项如下:
USB转UART转接板芯片为CP2102，使用前请务必先安装驱动程序；
USB转接板支持3.3V或5V供电（跳线帽控制3.3V或5V）；
USB转接板可配置无线串口工作模式（跳线帽控制M0、M1）。
CP2102 USB转UART转换板实物截图:
附件资料截图:
2021-12-16 19:31:05
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UART串口收发实验程序：
CPLD实时监控RS232_RX信号是否有数据，若接收到数据，则把接收到的数据通过RS232_TX发送回给对方。PC机使用一个串口调试助手进行通信。
文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
2021-12-13 16:20:34
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Uart串口读写实验Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。
module uart_test(
input clk,
input rst_n,
input uart_rx,
output uart_tx
);
parameter CLK_FRE = 50;//Mhz
localparam IDLE = 0;
localparam SEND = 1; //send HELLO ALINX\r\n
localparam WAIT = 2; //wait 1 second and send uart received data
reg[7:0] tx_data;
reg[7:0] tx_str;
reg tx_data_valid;
wire tx_data_ready;
reg[7:0] tx_cnt;
wire[7:0] rx_data;
wire rx_data_valid;
wire rx_data_ready;
reg[31:0] wait_cnt;
reg[3:0] state;
assign rx_data_ready = 1'b1;//always can receive data,
//if HELLO ALINX\r\n is being sent, the received data is discarded
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
begin
wait_cnt <= 32'd0;
tx_data <= 8'd0;
state <= IDLE;
tx_cnt <= 8'd0;
tx_data_valid <= 1'b0;
end
else
case(state)
IDLE:
state <= SEND;
SEND:
begin
wait_cnt <= 32'd0;
tx_data <= tx_str;
if(tx_data_valid == 1'b1 && tx_data_ready == 1'b1 && tx_cnt < 8'd12)//Send 12 bytes data
begin
tx_cnt <= tx_cnt + 8'd1; //Send data counter
end
else if(tx_data_valid && tx_data_ready)//last byte sent is complete
begin
tx_cnt <= 8'd0;
tx_data_valid <= 1'b0;
state <= WAIT;
end
else if(~tx_data_valid)
begin
tx_data_valid <= 1'b1;
end
end
WAIT:
begin
wait_cnt <= wait_cnt + 32'd1;
if(rx_data_valid == 1'b1)
begin
tx_data_valid <= 1'b1;
tx_data <= rx_data; // send uart received data
end
else if(tx_data_valid && tx_da
2021-12-11 21:02:02
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基于keil_V5的stm32F10x传感器驱动例程-led、beep、key、sht20、uart、I2c、bc95、bh1750、adxl345、bmp180、oled参考程序
2021-12-10 23:05:46
6.19MB
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