DDS直接数字式频率合成器（Direct Digital Synthesizer），相信所有人看到这个名字就觉得不会陌生。有些资料讲述的方式太高大上，不少人一时半会接受不了。本篇文章从双口RAM入手，由浅入深脱掉DDS高大上的外衣。 两个关键术语：a. 相位累加器：Phase = Phase + freq_ctrl，可以暂且理解为i = i + 1一样的东西。b. 频率控制字：freq_ctrl，这个东西的值直接影响输出信号的频率。 假设系统工作时钟（查表时钟）为150MHz，ROM表深度为4096，存储波形为1个周期（如正弦波每周期抽样量化为4096个点），也就是一个周期的波形由4096个采样点组成，意味着输出波形一个周期最多4096个采样点。比如Data输出10M的正弦波，输出的正弦波每周期只有15个采样点；而输出1M的正弦波，每周期将有150个采样点；我们也可以知道当输出频率小于等于36.621KHz时，输出波形每周期由4096个点构成。输出信号的每周期点越多，阶梯效过越不明显，经过低通滤波器后波形越好看。 如果freq_ctrl为1时，那么输出信号为150MHz/40

用FPGA实现四位加法器，代码正确，无需改动

数字下变频器（Digital Down-Converter，DDC）是宽带数字接收机的重要组成部分，本文基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合了传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。硬件调试结果验证了本设计的有效性。

交织与解交织的FPGA实现 介绍了数据通信中抗突发连串错码而采用交织和解交织技术。对利用实现交织器和解交织器中读写地址的产生方法进行了比较和深入的探讨。结合现场可编程门阵列器件的特点, 基于技术, 实现了按位的交织和解交织器。该交织器和交织器模块己成功地应用于某专用数字系统。

数字滤波器的MATLAB与FPGA实现（第二版）——AlteraVerilog版 配套光盘，第一版的配套光盘请在站内自行搜索。

XILINX FPGA实现SRIO详解

利用verilog语言编写步进电机的控制驱动程序

使用Verilong语言描写的梁祝单曲，非常使用！如果有兴趣，可以下载！

XILINX FPGA实现以太网UDP通信verilog代码

1、 引言　　数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。为此，帧同步的任务就是要给出这个“开头”和“末尾”的时刻。通常提取帧同步信号有两种方法：一类是在信息流中插入一些特殊的码组作为每帧的头尾标记。另一类则不需要加入码组，而是利用数据码组本身之间彼此不同的特性实现同步。这里采取种方法——连贯式插人法实现帧同步。所谓连贯式插入法就是在每帧开头插入帧同步码。所用的帧同步码为巴克码，巴克码是一种具有特殊规律的非周期序列，其局部自相关函数具有尖锐的单峰特性，这