1) 运行SimpleScalar模拟器； 2) 在基本配置情况下运行程序（请指明所选的测试程序），统计Cache总失效次数、三种不同种类的失效次数； 3) 改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的测试程序），统计各种失效的次数，并分析Cache容量对Cache性能的影响； 4) 改变Cache的相联度（1路，2路，4路，8路，64路），运行程序（指明所选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响； 5) 改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选的测试程序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响； 6) 分别采用LRU与随机法，在不同的Cache容量、不同的相联度下，运行程序（指明所选的测试程序）统计Cache总失效次数，计算失效率。分析不同的替换算法对Cache性能的影响。

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

计算机组织结构课程设计-8位无cache五级流水CPU

this is project2 in ZJU's digital system design 2. It can perform almost all cache function, and analog the states transferring in caches.

Cache模拟器，完成了以下功能： a. 能够设置 Cache 总的大小 b. 能够设置 Cache 块的大小 c. 能够设置Cache 的映射机制：直接映射、n-路组相联 d. 能够设置Cache 的替换策略：LRU、FIFO … e. 能够设置 Cache 的写策略：写回法、写直达法 f. 能够设置将 Cache 分为数据 Cache 和 指令 Cache g. 能够设置预取策略 h. 能够设置写不命中的调块策略

Cache--主存、虚拟存储器模拟） 存贮层次模拟器 常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程模拟

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支持LRU，FIFO和RANDOM三种方式的缓存替换策略

该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作，主存使用dram_ctrl_sim。

该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，附带可运行的ISE工程文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作，主存使用dram_ctrl_sim。