两个独立的程序 master 和 client,要求这两个程序完成以下功能: (1) master 和 client 分别创建一个子进程; (2) client 完成创建子进程后,其子进程等待用户从键盘输入一串字符串,并将字符串通 过 clinet 发送到 master; (3) master 完成创建子进程后,等待接收 client 发送的字符串,接收完成后,将接收的 字符串发送给其子进程,子进程接收字符串后,打印出接受到的字符串内容,同时通过 master 向 client 发送接收成功响应; (4) client 发送字符串后,等待 master 响应,并打印通知用户通信成功; (5) 设定一个终止条件,当终止条件被触发时,将两个程序退出。
2021-07-17 17:25:11 2KB 匿名管道 FIFO
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dsp28335 采用SCI FIFO+中断方式实dsp 与上位机实现串口通信 上位机向dsp发送一个字符或字符串,经过数据处理,上位机接收数据
2021-07-17 14:44:28 134KB FIFO DSP28335
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该项目包含用于实现FT2232H(FT245同步和异步模式)和用于高速USB传输的同步FIFO的文件。 要求: ipython2 ipython notebook cocotb iverilog gource gtkwave 用法: To open ipython notebook, run: ./run.sh To run gource animation and save it in video, run: ./gource.sh To push to remote repositories : hub or lab, run: ./git.sh push
2021-07-15 14:53:05 13KB Verilog
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【EDA】FIFO缓存器Verilog及testbench
2021-07-15 09:07:12 7.73MB eda Verilog
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一种实现高速异步FIFO的FPGA方法.pdf
2021-07-13 19:04:32 346KB FPGA 硬件技术 硬件开发 参考文献
基于异步FIFO实现的FPGA与ARM处理机的数据通信.pdf
2021-07-13 19:04:01 256KB FPGA 硬件技术 硬件开发 参考文献
基于FPGA的异步FIFO的研究和设计.pdf
2021-07-13 16:00:28 281KB FPGA 硬件技术 硬件开发 参考文献
基于USB-FIFO的FPGA与上位机通信的设计与实现.pdf
2021-07-13 15:12:58 511KB FPGA 硬件技术 硬件开发 参考文献
usb桥接fifo芯片
2021-07-10 15:04:03 953KB usb桥接fifo芯片
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Java图形化界面实现以下要求,我上传给大家一同分享。 通过随机数产生一个指令序列,共 320 条指令,指令的地址按下述原则生成: (1):在[0,319]的指令地址之间随机选取一起点 m。 (2):顺序执行一条指令,即执行地址为 m+1 的指令 。 (3):在前地址[0,m+1]中随机选取一条指令并执行,该指令的地址为 m' 。 (4):顺序执行一条指令,其地址为 m'+1。 (5):在后地址[m'+2,319]中随机选取一条指令并执行。 (6):重复步骤 (1)—(6),直到生成 320 条指令。 2、将指令序列转换为页地址流,比如:页面大小为 1K,用户内存容量 4 页到 32 页,用户虚存容量为 32K;在用户虚存中,按每 K存放 10 条指令排列虚存地址。即 320 条指令在虚存中的存放方式为: 第 0 条-第 9 条指令为第 0 页(对应虚存地址为[0,9])。 第 10 条-第 19 条指令为第 1 页(对应虚存地址为[10,19]) 。 ……………………………… 第 310 条-第 319 条指令为第 31页(对应虚存地址为[310,319])。 按以上方式,用户指令可组成 32页。 3、页面大小的取值范围分别为 1K,2K,4K,8K,16K;按照页面大小将指令地址转化为页号;对于相邻相同的页号,合并为一个。 4、分配给程序的内存块数取值范围为 1 块、2块,一直到程序的页面数。 5、分别采用 FIFO 和 LRU 算法对页号序列进行调度,并计算出对应的缺页中断率。
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