FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。已在Nexys4 DDR开发板上验证，开发环境为Vivado 2015.4

RK_EVB_SOCBOARD_RK3399_LP4D200P232SD6,DDR设计文档.

内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM) 内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM) 内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)

Nexys4 DDR温度显示工程文件！

针对Win8/Win8.1/Win10中，Vivado例化MIG核时报错退出的情况，笔者在此为大家提供一个DDR的模板工程。此工程目标开发板是Nexys4 DDR，并且已经包含相应的DDR2 IP核。各位可以根据实际应用需要更改参数或者例化DDR3、LPDDR2的IP核。

This document defines the LPDDR4 standard, including features, functionalities, AC and DC characteristics, packages, and ball/signal assignments. The purpose of this specification is to define the minimum set of requirements for a JEDEC compliant 16 bit per channel SDRAM device with either one or two channels. LPDDR4 dual channel device density ranges from 4 Gb through 32 Gb and single channel density ranges from 2 Gb through 16 Gb. This document was created using aspects of the following standards: DDR2 (JESD79-2), DDR3 (JESD79-3), DDR4 (JESD79-4), LPDDR (JESD209), LPDDR2 (JESD209-2) and LPDDR3 (JESD209-3).

基于verilog编写的DDR SDRAM控制器

另一个好像传错了，这是主要的ip，sdk的代码在博客中已经给出，https://blog.csdn.net/LOTOOHE/article/details/78692798

Samsung Toggle Mode DDR NAND Specification Samsung Toggle Mode DDR NAND Specification

Write leveling 功能和 Fly_by 拓扑密不可分。Fly_by 拓扑主要应用于时钟、地址、命令和控制信号， 该拓扑可以有效的减少 stub 的数量和他们的 长度，但是却会导致时钟和 Strobe 信号在每个芯片上 的飞行时间偏移,这使得控制器（FPGA 或者 CPU）很难保持 tDQSS、 tDSS 和 tDSH 这些参数满足时序 规格。因此 write leveling 应运而生，这也是为什么在 DDR3 里面使用 fly_by 结构后数据组可以不 用和时钟信号去绕等长的原因，数据信号组与组之间也不用去绕等 长，而在 DDR2 里面数据组还是需 要和时钟有较宽松的等长要求的。