## 8-Way设置关联缓存 8路组关联缓存的Verilog实现 作为BSF Pilani KK Birla Goa校园的CSF342计算机体系结构的课程项目提交。 ###注意，我仅出于好奇心上载了此项目的github存储库。 由于有些学生在搜索作业时可能会偶然发现它，因此请仅将其用于参考目的，请勿复制任何作业的代码。 我将很快在Wiki上更新8路集关联缓存的详细工作，直到那时您可以参考以下链接： ＃＃＃设计 地址位的计算 缓存大小：128KB地址位：32缓存块大小：64字节 因此，地址位的最后7位用于块内的字节选择。 块数=缓存大小/块大小块数= 128KB / 64B = 2048 这是8路组关联缓存。 因此，我们按以下方式计算地址中的索引位： 索引=块数/ n（其中n是关联性）索引= 2048/8 = 256现在2 ^ 8 = 256，因此我们从地址保留8位用于索引。

(X_HDL)vhdl与Verilog可以互相转化的软件_3.2.3,亲自测试好用

EDA技术及应用—Verilog HDL版(第三版)谭会生。

经典Verilog HDL语言例子48例，经典中的经典。值得一看

基于verilog HDL的FPGA工程，对m序列进行2psk调制解调，使用乘法器进行相干解调，包括了testbench文件，仿真视图，和测试报告。代码没有严格编写，仅供参考，仅支持quartus17.0版本，其他版本请重建IP核。

用Verilog HDL 语言实现的4位全加器的代码 只是作为一个练习，有什么指教可以发邮件给我

四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

4位定点除法器，32位的写法也一样，希望verilog HDL 高手指点，初学者参考吧

FPGA详细的开发资料，主要介绍了Xilinx芯片的特性。 介绍了相关开发工具的使用，是学习FPGA的好材料。

Verilog HDL高级数字设计 源码