DDR and DDR2 SDRAM High-Performance Controller User Guide, 介绍DDR and DDR2 SDRAM High-Performance Controller IP核及其使用
2020-02-03 03:07:35 3.53MB DDR and DDR2 SDRAM,User
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DDR原理详解,详细介绍了DDR是如何工作的,DDR3各管脚的功能等。
2019-12-21 22:16:02 3.89MB DDR
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各种内存SPD文件打包,SDR,DDR,DDR2,DDR3都有合计300多个,需要的朋友可以下载.
2019-12-21 22:15:24 69KB SPD文件 DDR2 DDR3 DDR
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PAL图像经过DDR缓存之后显示出来 具体解释参考http://blog.csdn.net/yunge812/article/details/79594235
2019-12-21 22:14:45 38.44MB FPGA DDR PAL
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这是一篇特别特别好的文章,详细,适合对内存一无所知的初学者。 今天,在很多人希望了解内存技术而众多媒体的文章又“力不从心”时,我们觉得有必要再次站出来以正视听,也就是说,我们这次的专题不再以内存使用为中心,更多的是纯技术性介绍,并对目前现存的主要内存技术误区进行重点纠正。 在最后要强调的是,本专题以技术为主,由于篇幅的原因,不可能从太浅的方面入手,所以仍需要有一定的技术基础作保证,而对内存感兴趣的读者则绝不容错过,这也许是您最好的纠正错误认识的机会! 在本专题里,当讲完内存的基本操作之后,我们会给大家讲一个仓库的故事,从中相信您会更了解内存这个仓库是怎么工作的,希望您能喜欢。
2019-12-21 22:03:12 1.77MB 内存 DRAM DDR SDRAM
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完整详尽官方DDR SDRAM CONTROLLER代码(非IP核)及使用文档。实际应用中稍加改动即可。
2019-12-21 21:57:42 782KB DDR SDRAM CONTROLLER VERILOG
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8层板笔记本内存PCB设计图 喜欢的人就去下载吧 protel99se软件编辑的
2019-12-21 21:16:02 314KB 内存 DDR
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利用nexys4开发板实现数字时钟、秒表和闹钟。利用拨码开关选择对应功能。开发环境Vivado2015.2
2019-12-21 21:14:31 2.98MB 数字时钟
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FPGA串口模块,原创作者为CrazyBingo,在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造,加入串口缓冲区FIFO,无须关心使能信号。已在Nexys4 DDR开发板上验证,开发环境为Vivado 2015.4
2019-12-21 21:14:31 21.17MB FPGA 串口 FIFO
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RK_EVB_SOCBOARD_RK3399_LP4D200P232SD6,DDR设计文档.
2019-12-21 21:00:32 4.4MB RK3399 LPDDR4
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