FPGA+USB68013+SDRAM+FIFO，GPIF模式读写4端口sdram，已在硬件平台上实现，altera环境，verilog语言

许多设计需要FIFO弹性缓冲器，在不同时钟速率的次系统和通道的需求中形成桥梁。然而，在某些应用中，需要FIFO缓冲器实现数据转换。一个例子是，通过FIFO缓冲器，将8位ADC连接到16位数据总线的微处理器（图1）。不幸地，大部分普遍使用的FIFO缓冲器不适于这个应用。本设计方案描述了为不同宽度读写数据端口的数据宽度转换，怎样基于FPGA的FIFO实现共有时钟（同步）。可以使用Xilinx的Spartan II系列FPGA实现这种FIFO。这个方法使用了片上DLL（延迟锁相环）宏、分布式存储器和简单的计数器逻辑（图2）。 　　FIFO输入数据的宽度为8位；然而，输出数据的宽度为16位

该资源是自己独立完成的，不仅实现了sdram的读写，刷新功能，而且还将其封装成的fifo，fifo也是自己写的，没有调用ip核。可以直接仿真，包含sdram_pluse仿真模块 SDRAM配置参数：突发写 长度为 1，读潜伏期为2，每次读写长度为10，row的范围为0-271，col的范围为0-480，row += 1, col += 10 SDRAM_FIFO可以自己查看，就不细说了。width = 16 depth = 512， 写的很简单，注释也很全，容易二次修改与学习

关于MPU9250的所有操作，从读取到配置到数据计算，对每一个函数都进行了功能的说明以及函数意义，对配置9250的操作，哪些数值的设置注意规范也有详细的介绍，是一个非常好用的Arduino库，内含I2C，SPI，FIFO等操作教程

FT2232H是FTDI的第五代USB设备。FT2232H是一个USB 2.0高速(480Mb/s)到UART/FIFO IC，它有能力配置在各种工业标准串行或并行接口。 FT2232H唯一通道A可以配置为FT245风格的同步FIFO接口。在这种模式下配置时，所使用的引脚和信号的描述见表3.6。要进入此模式，外部EEPROM必须设置为端口为245模式。然后应用程序向FTDI驱动程序发送一个软件命令(Set Bit Mode option)，告诉芯片进入单通道同步FIFO模式。

深度不为2的幂次方的异步FIFO设计！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

移植按键队列 整个工程只用到GPIO和滴答定时器

两个独立的程序 master 和 client，要求这两个程序完成以下功能： (1) master 和 client 分别创建一个子进程； (2) client 完成创建子进程后，其子进程等待用户从键盘输入一串字符串，并将字符串通 过 clinet 发送到 master； (3) master 完成创建子进程后，等待接收 client 发送的字符串，接收完成后，将接收的 字符串发送给其子进程，子进程接收字符串后，打印出接受到的字符串内容，同时通过 master 向 client 发送接收成功响应； (4) client 发送字符串后，等待 master 响应，并打印通知用户通信成功； (5) 设定一个终止条件，当终止条件被触发时，将两个程序退出。

dsp28335 采用SCI FIFO+中断方式实dsp 与上位机实现串口通信 上位机向dsp发送一个字符或字符串，经过数据处理，上位机接收数据

该项目包含用于实现FT2232H（FT245同步和异步模式）和用于高速USB传输的同步FIFO的文件。 要求： ipython2 ipython notebook cocotb iverilog gource gtkwave 用法： To open ipython notebook, run: ./run.sh To run gource animation and save it in video, run: ./gource.sh To push to remote repositories : hub or lab, run: ./git.sh push