Verilog奇数偶数分频讲解 以及占空比为50%的奇数分频办法

fpga实现modbus的从机功能，支持03和10指令，语言verilog。

RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号， 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示： CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET

CAN 2.0B协议控制器的实现，采用verilog语言

tcd1209 verilog 驱动 调整 A/D芯片的增益为1024 ，会出现全是噪声的现象

用verilog语言实现流水灯的从左到右的控制，从pll到time_en到water_led的控制连线过程，较为详细的介绍了新建verilog语言。

A律13折线编解码器Verilog实现，带有testbeench，可以直接添加文件并在modelSim软件上仿真。 其中文件g711_decoder.sv是解码器 文件g711_encoder.sv是编码器 文件tb_g711_encoder_decoder_test.v是testbeench。运行后可以看到如封面的效果。

FPGA Prototyping By Verilog Examples 一书的源代码

RISCV

基于FPGA的I2C总线模拟，采用Verilog HDL语言编写 (FPGA-based I2C bus simulation, using Verilog HDL.)