使用 Vivado HLS 和 AXI4-Stream 实现拉普拉斯滤波器示例。 您可以使用 GIMP2 以 RAW 格式查看结果。 原始图像大小为 240x120 像素（输出为 solution1/csim/build/image.data）。 结果图像大小为 238x118 像素（输出为 solution1/csim/build/result.data）。 原来的： 输出： 数据流： 请注意，只需要 2 个行缓冲区。 另请参阅：par2pix 分支，它的速度提高了 2 倍。

Vivado Hls C入门详解教程，附带有各个流程的使用和配合，并附有代码示例，可在Vivado 2017.4 上进行学习测试

VivadoHLS 学习使用Vivado HLS 2018.3开发数字系统所需的高级综合设计方法。 所有项目基于pynq-z2

zynq平台下，如何用硬件加速opencv图像处理的速度。 下载此文档，您将了解到： · 如何在Zynq-7000 All Programmable SoC中执行OpenCV应用。 · 如何重构一个使用I/O功能来封装加速器的OpenCV应用。 · 如何在加速器功能中， 通过替换为HLS综合视频库功能的方迅速加速OpenCV功能调用。 · 如何在Zynq ZC702参考设计中迅速将Vivado HLS建立的加速器功能集成到Vivado IP集成器中。

vivado hls的官方教程，通过多个实验快速掌握高层次综合

Xilinx ISE14.4（ISE、Vivado、Vivado HLS）全部License，里面包含"xilinx_ise.lic" 、"xilinx_vivado.lic"、"xilinx_hls.lic"等3个license。在ISE14.4上亲测可用，Xilinx ISE、Vivado、Vivado HLS等组件功能全部正常，推荐下载使用。

FPGA上的可扩展矩阵矩阵乘法 该存储库包括用于Xilinx FPGA的矩阵矩阵乘法（A * B = C）的纯Vivado HLS实现，使用Xilinx Vitis / SDx / SDAccel实例化内存和PCIe控制器并与主机接口。 在上进行的实验实现了一半，单精度和双精度的462 GFLOP / s，301 GFLOP / s和132 GFLOP / s，其中跨越三个SLR的路由是主要瓶颈，阻止了进一步扩展。 该代码不是特定于设备的，可以为Xilinx OpenCL运行时支持的任何Xilinx FPGA进行配置。 内核也已验证可在TUL KU115和Alveo U250板上执行，结果相似。 该实现使用脉动阵列方法，其中线性连接的处理元素计算对输出矩阵图块的外部乘积的不同贡献。 在 [1]中介绍了用于实现该内核的方法。 有关我们应用的优化技术的一般说明，请参阅有关的文章[2]。

关于Vivado HLS入门、设计流程的官方文档以及全部的设计实验代码，需要的可以下载参考学习！对于想从事快速硬件开发的软件工程师比较有用哦！配合作者的博客《Vivado HLS介绍及IP核的设计流程》

需要根据HLS端代码中卷积图片的大小调整SDK端代码中SIZE的值。2D卷积是对图像的一种处理，这篇文章主要是将计算部分使用HLS完成，在SDK中将测试数据传到HLS生成的计算IP中，查看返回的结果值（我的结果值貌似不太对，涉及到图像处理，有点难以验证），主要做三个方面的工作

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