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VerilogHDL语言
的MIPS多时钟周期CPU设计
一个
VerilogHDL语言
实现的MIPS指令系统多周期CPU,内附源代码,设计图及详细设计文档,以及运行结果截图。
2019-12-21 21:14:52
11.85MB
VerilogHDL
MIPS指令系统
多周期
CPU设计
1
VerilogHDL语言
单时钟周期CPU设计
一个用
VerilogHDL语言
实现的单时钟周期CPU原代码,里面有完整的工程代码,逻辑图,报告文档等。此CPU共完成了16条常见MIPS指令。
2019-12-21 21:14:52
3.58MB
VerilogHDL
MIPS指令系统
CPU设计
单周期
1
用
VerilogHDL语言
编写的基于FBGA的四位数字式秒表
秒表输出的值显示范围为00.00~99.99,高位在前,低位在后,数码管显示需要经过BCD-七段数码管编译(实际程序编写的是八段的数码管——即加上)。上电后,显示0000,利用两个按钮S1、S2控制计时。程序是经过老师的试验箱测试过的,能够完成秒表的基本功能
2019-12-21 20:42:57
4.68MB
数字式秒表
1
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